Полигон-2

[q]

Rio444, хоть предоставьте скрин speedsys с графиком тестирования памяти на плате с MVP3...

[/q]

[q]

cacheable range вычисляется по формуле:
(2^ (tag_bits) * cache_size) - cache_size.

То же самое относится и к MVP3, просто он не поддерживает 10-bit tag, только 8.

[/q]

[q]

А вот почему на 430TX например кешируется 64MB независмо от
размера кеша, задание додумать самостоятельно

[/q]

[q]

Отмечу, что для более современных чипсеттов i430TX, 430HX кешируется 64MB (512MB для
HX с 11-bit tag) в режиме WB, и область кеширования не зависит от объема кеша. Связано это
со встроенным в чипсет dirty/valid tag. Его организация 8Kx2 (2-х битный), что достаточно для кеша
256KB (8Kx32byte). Но для кеша 512KB недостаточно tag 8K, и он перестраивается в 16x1bit, а
недостающий bit берется с внешнего тега. Те с одной стороны увеличиваем размер кеша, с
другой стороны теряем один бит его, и независимо от cache size имеем cacheable RAM
64MB(512MB для HX с 11-bit tag).

[/q]

[q]

Осталось только памяти поставить 128MB и снова потестировать

[/q]

[q]

Так?

[/q]