Полигон-2

Может не кешироваться в регионе от 640 до 1MB (а программа округлила), тогда на
DOS не особо повлияет. Может не кешироватья mem hole 15-16MB.

Собственно, для MVP3:
Device 0 Offset 55-54 - Non-Cacheable Region #1 ......... RW
15-3 Base Address - A>28:16>........................... default=0
As noted below, the base address must be a multiple
of the region size.
2-0 Range (Region Size)
000 Disable ...................................................default
001 64K
010 128K (Base Address A16 must be 0)
011 256K (Base Address A16-17 must be 0)
100 512K (Base Address A16-18 must be 0)
101 1M (Base Address A16-19 must be 0)
110 2M (Base Address A16-20 must be 0)
111 4M (Base Address A16-21 must be 0)
Preliminary Revision 1.0 July 23, 1998


Device 0 Offset 57-56 - Non-Cacheable Region #2 ......... RW
15-3 Base Address MSBs - A>28:16> ................default=0
As noted below, the base address must be a multiple
of the region size.
2-0 Range (Region Size)
000 Disable................................................... default
001 64K
010 128K (Base Address A16 must be 0)
011 256K (Base Address A16-17 must be 0)
100 512K (Base Address A16-18 must be 0)
101 1M (Base Address A16-19 must be 0)
110 2M (Base Address A16-20 must be 0)
111 4M (Base Address A16-21 must be 0)

Вы можете посмотреть что в регистрах 54-57, любым инструментарием для
чтения PCI, например DOS программа PCI.EXE

Для Ali конечно другие регистры.

Если это была плата на MVP3, то насколько помню, у Вас плата от
PCPartner с 512KB cache, тогда кешироваться будет 128MB, если WT,
или 64 WB

Я нашел фото Вашей платы в теме
http://www.phantom.sannata.ru/...a=do_print

Да, тег внешние, мост ревизии E. Она должна кешировать 128MB RAM,
и с 256 конечно будет замедление.


Rio444 написал:

[q]

Весь фокус в том, что после сокращения памяти до 128Мб всё стало на свои места.

[/q]

Ну да, так и будет.

Кстати плата мне нравится, приятная! Стабилизатор 3.3Vна радиаторе сильно греется?

i8088 написал:

[q]

[/q]

Видимо я ошибся, и материнка была на VP3.
Посмотрите, здесь http://members.home.nl/ddwhite/chipsets.htm
Около середины страницы, ближе к концу.

[q]

...including subtracting the size of the L2 from the top of cacheable RAM to get the true cacheable range...

[/q]

Rio444 написал:

[q]

Посмотрите, здесь http://members.home.nl/ddwhite/chipsets.htm

[/q]

Роман спасибо! Теперь понятно как VIA обходится без invalid bit! В datasheet я этого не
видел. Те cacheable range вычисляется по формуле:
(2^ (tag_bits) * cache_size) - cache_size.

То же самое относится и к MVP3, просто он не поддерживает 10-bit tag, только 8.

Вот плата с такими же чипами, это лучшее, что удалось найти по качеству фото.