Полигон-2

Меня засмущали два цикла обмена на диаграммах. Мало ли...
Вот та модель о которой я говорил выше и есть модель вскрытой 119.
Но в первом приближении она не пошла.
Как и во втором. Для третьего и далее, по моему разумению, нужна эталонная плата.
Была б она полезной и для возни с моей поделкой. О чём раньше как то не подумал.
Точнее не захотел везти с собой эту скатерть самобранку.
Плату мне с оказией передадут. Но будет это только в середине - конце сентября.
Думаю до этого времени даже методом околонаучного тыка должно получится.

На сей момент имею платку с работающим на 6Мгц процессором.
Работает и на 6.25, но как то цифра не красивая. На 6.75 работает стабильно после минут 5 прогрева.
Память 4М. единичные ячейки нормально читаются пишутся по всему обьёму.
Вручную прописывал паттерны с бегущей единицей в адресах и данных.
Работает.
Тест памяти Т4 виснет.
При чём виснет интересно. Внешне в терминале всё нормально, но он не заканчивается.
Идёт себе прямая запись и идёт. Пока у меня терпение не заканчивается.
простые программки работают
1000/010037
1002/177566
1004/000775
R0/101
1000G
с остановом в 1002

Загрузчик НХ тоже как то невзлетел

В общем нулевой вариант можно считать успешно пройденным.
Ну и буду копать дальше.

Я так думаю это из за отсутствия байтового обмена. Примерно как было с зависание прошивки с системным ОЗУ, пока там это дело не прикрутил.
Во время экспериментов с контроллером ДОЗУ, пока их него (ДОЗУ) читались нули или мусор, тесты работали. Сыпали ошибки но работали.


Со звоном ситуация любопытная. Проц ВМ3 оказался забавнейшей микросхемой.
CPLD у меня быстрая, а нагрузки по выводам практически никакой. На выводах на отрицательном фронте даёт иголочку несколько нан длительностью и амплитудой 0,5-1 вольт. На разных ногах по разному. Оно особо ничему не мешает. Нет на плате таких процессов.
А вот на ногах, которые сидят на ВМ3, к примеру CLK, SSYNC эта иголка имеет амплитуду вольта 2-3. В смысле -2...-3 вольта.
Ради интереса впаял последовательные резисторы. В работе платы ничего не поменялось, но я первый раз в жизни увидел когда перед резистором иголка _меньше_ чем после него. Т.е. иголка на ноге матрицы те же полвольта, а со стороны _входа_ процессора почти вольт.
Хотя выходы процессора, к примеру ADxx чистые.

Anonymous написал:

[q]

Защёлкивать можно, открывая регистр по приходу WTBT или TA при неактивном SYNC и закрывая по приходу SYNC, перевзводя схему по снятию SYNC, но зачем такие премудрости, если то же самое делается по уровню SYNC?

[/q]

Устав бороться с одним непонятным для меня глюком, решил начать сначала. Благо это не сложно.
Ну и вот одна заковыка, которая меня и в самом начале несколько смутила. Потом я про неё забыл на время, но может именно она и мешает мне "строить и жить"

Собственно вопрос такой. Адрес я защёлкиваю латчами по уровню SYNC, но как бы SYNC активен во время всего цикла обращения. И по идее, на выходе латча мы сначала поимеем звон, потом адрес, потом снова звон, данные и снова звон
На эту беду я наступил, когда прикручивал регистры байтового доступа. А0 которая типа адрес после латча в фазе данных меняла своё значение и у меня сбоила логика. Поставил я на это дело триггер и подумал, а какого собственно...
А латчи у меня стоят, так как я так и не смог запуститься на триггерах.
Вот теперь результаты:
Меняю латчи на триггеры. Ничего не работает, нет обращения к пультовой памяти.
Ставлю два дополнительных латча на А11 и А12. В терминал сыпется мусор.
Пропускаю через латчи ещё и BS и SEL. Всё чудесно работает.
При этом основная память сидит на тех адресах, что защёлкивается триггерами. И тоже прекрасно работает.
Защёлкивал просто по фронту SYNC, по задержаному фронту. Одинаково. По TA and WTBT not SYNC не пробовал правда, но как бы...


Пока возился с "основной памятью" узнал много для себя неожиданного.
Одна вещь даже заставила усомниться в работоспособности ВМ3, точнее его ДП.
Посему очень надеюсь на приезд обычного ВМ3 и платы 1201.03
Пока же работаю с чем есть
Но вот эта маленькая фича с латчами и триггерами реально смущает очень сильно.

andyTh написал:

[q]

Что за условие формирования ESYNC?

[/q]

Выход ESYNC это защелкиваемый на триггере SYNC по фронту CLK, просто задержанный сигнал дял подачи на вход SSYNC процессора.

AD0..AD15 проходят от процессора на ВПшки через АП2 D33..D36 по схеме 1201.03, на время их задержки надо задержать и SYNC, потому на них заведён ESYNC с ВП1-119. На процессор SSYNC заводится ещё и задержанным с учётом старших адресных линий, по схеме 1201.03 D19.1-D17.3-D17.4. При обращении к наплатной памяти SSYNC выставляется сразу, без задержки.