Полигон-2

Защёлкивать можно, открывая регистр по приходу WTBT или TA при неактивном SYNC и закрывая по приходу SYNC, перевзводя схему по снятию SYNC, но зачем такие премудрости, если то же самое делается по уровню SYNC? Обратите внимание, что WTBT, BS и REFRESH также участвуют и в протоколе перехода в режим блочного обмена с памятью и будут шевелиться иначе. МС12010.03/04 блочный доступ к своей памяти не поддерживала, но зря, т.к. был бы существенный выигрыш в производительности.
Раскидыванием разрядов данных вперемешку не страшно, если использовать доступ такой же, каким пользуется ВП1-119, т.е. доступ к памяти осуществляется всегда по 16 разрядов данных + контрольные разряды, а модификация байтов выполняется в отдельном буферном регистре. Там это сделано для экономии на контрольных разрядах и сильно тормозит байтовые операции, но если у вас уже плата вышла такой - ничего не поделаешь, не резать же дорожки...

TA выставляется с адресом, если следующий цикл будет чтение или выборка инструкции, о типе цикла сообщает сигнал NS, мультиплексированный с A21. WTBT выставляется с адресом, если следующий цикл будет запись.

Я не разбирал 134 прошивку, менял там только загрузчики, добавляя ide и scsi вместо редких и малодоступных устройств. Для теста пользуюсь ckmba* из ТМОС, которая у меня из пзу грузится. Я так понимаю, что сперва память прописывается каким-то кодом, затем он вычитывается и сверяется, и записывается ещё каким-то кодом, но почему "обратная" - надо тест разобрать dess'ом или дизасемблером и посмотреть...

Попробовал вернуться к чтению ТО на плату.
На всяк случай читаю это

http://www.emuverse.ru/downloa..._TO_1.djvu

Диаграммы работы с памятью на страницах файлика 41, 42 и 43. Диаграммы 25, 26 и 27.
Насколько я понимаю, если вопрос коррекции ошибок не стоит, промежуточные регистры используются только в режиме "вывод байта"
диаграмма 27. Так?

И вот ещё интересно, при использовании схемы коррекции и этих самых регистров, когда сначала пишем в них, а потом в память или в процессор, что именно заставляет процессор делать второй цикл в котором происходит перезапись регистры - память. Диаг. 25 и 26.

Меня засмущали два цикла обмена на диаграммах. Мало ли...
Вот та модель о которой я говорил выше и есть модель вскрытой 119.
Но в первом приближении она не пошла.
Как и во втором. Для третьего и далее, по моему разумению, нужна эталонная плата.
Была б она полезной и для возни с моей поделкой. О чём раньше как то не подумал.
Точнее не захотел везти с собой эту скатерть самобранку.
Плату мне с оказией передадут. Но будет это только в середине - конце сентября.
Думаю до этого времени даже методом околонаучного тыка должно получится.

На сей момент имею платку с работающим на 6Мгц процессором.
Работает и на 6.25, но как то цифра не красивая. На 6.75 работает стабильно после минут 5 прогрева.
Память 4М. единичные ячейки нормально читаются пишутся по всему обьёму.
Вручную прописывал паттерны с бегущей единицей в адресах и данных.
Работает.
Тест памяти Т4 виснет.
При чём виснет интересно. Внешне в терминале всё нормально, но он не заканчивается.
Идёт себе прямая запись и идёт. Пока у меня терпение не заканчивается.
простые программки работают
1000/010037
1002/177566
1004/000775
R0/101
1000G
с остановом в 1002

Загрузчик НХ тоже как то невзлетел

В общем нулевой вариант можно считать успешно пройденным.
Ну и буду копать дальше.