Полигон-2

[q]

кстати, у меня где то мамка сокет3 есть, так в ней в биосе отключение л1 кэша отнесено к режиму "детурбо".

[/q]

Ага, он так обычно и реализовывался.

[q]

думаю, для любого проца отключение кэша является нештатным режимом.

[/q]

Э нет.
Тут как раз интересно смотреть на самые древние и самые дешёвые.
286 и 386SX, когда на платах его просто могло не быть.
486 - особенно интересны поделия от Cyrix, когда для включения встроенного в процессор в кэша должна быть поддержка в биосе.
486-P5 - наши "любимые" платы с фейковым кэшем. Как вариант - платы без набортного L2 кэша и только с (пустым) разъёмом под COAST.

Fasterpast написал:

[q]

486-P5 - наши "любимые" платы с фейковым кэшем.

[/q]

Есть вполне себе брендовые 486-е с опциональным L2 кэшем "хрен найдешь".
И не скажу, что производительность без кэша падает катастрофически.

дело в том, что с внешним кэшем я таких тормозов не наблюдаю. как вы правильно заметили, внеший кэш может как присутсвовать, так и отсутсвовать - оба режима штатные. поэтому его наличие/отсутсвие дает более менее прогнозируемые результаты. а вот отключение Л1 кэша дает жесткий тупняк.

Проверил на 166ММХ без л2 кэша

Получилось
Включенный кэш:
Последовательная запись: 0.38с
Последовательное чтение: 0.28с
Запись с форисрованным промахом кэша: 0.33с
Чтение с форисрованным промахом кэша: 0.77с

Выключенный кэш:
Последовательная запись: 6.3с
Последовательное чтение: 6.6с
Запись с форисрованным промахом кэша: 6.2с
Чтение с форисрованным промахом кэша: 6.6с

Внешний кеш поддерживается чипсетом, и даже в описании чипсетов (от Intel, да и других)
указано что "cacheless configurations also supported". Те это вполне штатный режим, тогда как
в P6 уже dual independed bus. Добавлю, что эффективность внешнего кеша на плате намного
ниже (и не только из-за частоты!), поэтому и выигрыш от него (и проигрыш при отключении) не
такой большой.

[q]

Интересно что на скорость влияет и то, как кэш отлючать, через CR0 или TR12

[/q]

А ещё можно (раз уж затронули P6) использовать MTRR и поставить всю память в режим uncacheable. и посмотреть, что будет

[q]

А в мане Интела сказано

[/q]

Цитируйте уж полностью (я ещё в прошлый раз на этот момент обращал внимание):
Note that the contents of the instruction and data caches are not affected by the state of TR12.CI, e.g., they are not flushed. The second level cache test sequence should be: set TR12.CI to 1, flush the internal caches, run the second level cache tests
Т.е. на момент отключения кэша уровня 1 часть вашего кода (скорее всего большая) и данных всё равно в нём остаётся и замедление из-за доступа к памяти коснётся только тех данных и инструкций, которых в нём нет.

CR0 также требует после себя явного сброса кэша, ибо:

[q]

To completely disable the cache, the following two steps must be performed:
1. CD and NW must be set to 1.
2. The caches must be flushed.
If the cache is not flushed, cache hits on reads will still occur and data will be read from the cache. In addition, the cache must be flushed after being disabled to prevent any
inconsistencies with memory.
Write hits update the cache, but do not access memory.

[/q]