Полигон-2

В данном случае он не то что еле дышит, он скорее мертв чем жив.

возможно при выключении L1 префетчер впадает в глубокую кому.
Интересно, вот если кэш в пеньке это маст хев, то может и префетчер может только из кэша данные читать. если в кэше данных нет, то собственно и очередь префетчера все время пустая. А у 386 как ни как 16 байт имеется.

UPD: Посмотрел на диаграмму пенька. У него же все чере кэш идет - получется что каждое обращение к памяти вызывает "промах кэша" со всеми вытекающими.

Как показала практика из пенька этими переключалками можно инвалида сделать ))))

[q]

На каких процессорах они есть, на каких уже нету?

[/q]

Это MSRки, они по определению различны на разных процессорах (даже имеющих одинаковое название).

[q]

Ниже там пишут, что на обычных MMX Intel уже убрала эти регистры TR12, и они уже не работают.

[/q]

А документация утверждает, что они там есть, но изменены. А именно:

[q]

CCD - Disable L1 code cache
DCD - Disable L1 data cache

[/q]

должно работать только на MMXах.

[q]

Так же пробуют эти ключи на Pentium 120 - опять неудача. А вот на P90 - работают.

[/q]

Что на вогонсах и подтверждают. Ключи, отключающие по отдельности кэши инструкций и данных, не работают на P120, но работают на POD200.

[q]

Наверное на OD как раз и были эти регистры для снижения производительности

[/q]

1) Овердрайвы и мобильные процы - это совсем не тоже самое, что десктопные. Надо смотреть документацию конкретно для них.
2) Они именно для снижения производительности. Для тестирования на стадии разработки и производства чипов и разработки плат под них. Для тестирования самого кэша тоже.

[q]

Да и результаты какие то странные у комрада.
У него пень 200 - предсказание ветвлений - л1 кэш - пайплайн = 386-25Мгц ???

[/q]

Абсолютно нормальные. Отключишь кэши - и поймёшь, что со временём 386го мало что изменилось.
И на ваш вопрос с вогонса:

[q]

PS. I wonder if P1 initiates cache line fill for each IO with disabled L1 cache

[/q]

Нет. Собственно биты "отключения кэша" в TR12 запрещают именно cache line fill но не очищают кэш от уже имеющихся данных.

[q]

Всмысле? Насовсем?

[/q]

Пока питание не дернёте. Или обратно в регистр нули не пропишите.

[q]

Интересно, обгонит Pentium 486-ую машину без этих своих branch prediction и V Pipeline на одной частоте )

[/q]

В целочисленке - вряд ли.

Важна интерпретация результатов, а не сами результаты.

Может кэш данных более критичен потому что его долбят 2 очереди префетчера? А у данных префетчера нет.Так что для чистоты эесперимента еще и префетчер отключать надо.

Эти результаты говорят о том, что отключение кэша это далеко не то же самое что отсутсвие кэша.

Я так понимаю, дело тут в том, что x86-процессоры начиная с 486 (и Pentium, в том числе), очень сильно зависят от кэша L1, из-за своей конвеерной архитектуры.

Вот нашел список всех MSR, если вдруг кому надо:
https://github.com/cirosantill...1c/MSR.LST

Действительно раздельное выключение L1 кода и данных есть только у P-MMX:

[q]

MSR 0000000Eh - Pentium, K6, C6 - (TR12) NEW FEATURE CONTROL
...
Bit(s)\tDescription\t(Table R0014)
...
20\t(PentiumMMX only) Data Cache Inhibit (disable internal data cache)
19 (PentiumMMX only) Code Cache Inhibit (disable internal code cache)
...

[/q]