Полигон-2

При подборе оптимальных настроек памяти хорошо включить >parity check> (с модифицированным
BIOS) и память с parity - например выставлуние Write 0WS - довольно быстро дает parity error
(с памятью -70ns)

Оптимально использовать серверную FPM память на 60ns, без буферов и мультиплексоров..

кстати нет идей почему при одинаковых конфигах проц 5х86 133adz меньше набирает балов в cpumark16 чем adw? 146 против 150

в winbanch96 cpumark16, раз 6 это последний раз было 145/150
но адв всегда чуть впереди был на 1-2 балла, хотя может сложилось так)
но на одной из материнок адв стартует, а адз нет. Адз у меня 2 штуки оба не стартовали

Кажется разобрался со снижением скорости чтения в WB8. Для режима WB8
требуется дополнительный dirty tag,но на наших платах его нет.
Применяется некая "эмуляция" -> bit always dirty. Из-за этого, поскольку:

If the addressed data does not locate in L2 cache (cache miss) then the access is
forwarded to main memory. When data is return from main memory, L2 cache will also
be updated (cache line fill). However, if the cache line fill operation is to a dirty
line (the Dirty bit associated with cache line is set), the dirty line is first written
back to main memory before the new line is brought into the L2 cache. For a dirty line
write-back operation, the 85C496 first performs a read from the dirty cache line and then
writes the data to main memory.

Вот значения в регистрах Cache Configure, reg 0x42-0x43:

WT8 0x0a69 0000 1010 0110 1001
bit0: External Cache Enable
bit1: Level 2 Cache Test Normal operation
bit2: Level 2 Cache Tag Width Select 8 Bit Tag
bit3: Force Dirty Status as Always Dirty
bit4: Single bank, non-interleave mode
bit7-5: Level 2 Cache Size\t011 = 256 KByte
bit8: Level 2 Cache Write Through Mode

WT7 0x0a6d 0000 1010 0110 1101
bit0: External Cache Enable
bit1: Level 2 Cache Test Normal operation
bit2: Level 2 Cache Tag Width Select 7 Bit Tag
bit3: Force Dirty Status as Always Dirty
bit4: Single bank, non-interleave mode
bit7-5: Level 2 Cache Size\t011 = 256 KByte
bit8: Level 2 Cache Write Through Mode

****************************************************************

WB8 0x0b69 0000 1011 0110 1001
bit0: External Cache Enable
bit1: Level 2 Cache Test Normal operation
bit2: Level 2 Cache Tag Width Select 8 Bit Tag
bit3: Force Dirty Status as Always Dirty
bit4: Single bank, non-interleave mode
bit7-5: Level 2 Cache Size\t011 = 256 KByte
bit8: Level 2 Cache Write Back Mode

WB7 0x0b65 0000 1011 0110 0101
bit0: External Cache Enable
bit1: Level 2 Cache Test Normal operation
bit2: Level 2 Cache Tag Width Select 7 Bit Tag
bit3: Enable Dirty Pin Input
bit4: Single bank, non-interleave mode
bit7-5: Level 2 Cache Size\t011 = 256 KByte
bit8: Level 2 Cache Write Back Mode

********************************************************************

Те при заполнении кеша при чтении (первое чтение за пределами адресов текущих данных
в кеше), контроллер будет считать, что строки отмечены как "dirty", и давать холостой
цикл выгрузки в память (видимо dirty flag повторно (после выгрузки в память) не
контролируется, иначе процесс был бы бесконечным, тк "dirty flag is always set").

Те:
1. Читаем память и обновляем кеш
2. Выгружаем только что записанное в кеш снова в память.

Как раз и получаем ~2-х кратное снижение скорости чтения из памяти.

Если бы dirty tag имелся, такого бы не было, и скорость была-бы такой-же, как
в режиме WB7. Кто-нибудь знает, существуют ли платы на SiS 496/497 с dirty tag?

PS. Появилась идея доработки платы, теоретически возможно, но боюсь будет смотреться
уродливо...

Fasterpast написал:

[q]

А WB кэш вообще может работать без dirty bit'ов?

[/q]

По нормальному - нет. Мы имеем нехитрое (как оказалось) компромисное решение,
сильно снижающее скорость чтения, но поднимающее скорость перемещения данных
в памяти в режиме WB8. Иначе бы нарушилась когерентность памяти и кеша с полным
отказом системы.

Таким образом, для плат без dirty tag при RAM >= 32MB (порог для кеша 256KB),
рекомендую WB7, для RAM >32MB лучше WT8.

Для плат же с dirty tag можно всегда работать в режиме WB7/8.

PS. Если бы чипсет поддерживал Write Allocation, то это решение бы вообще было
бессмысленным, тк снизились бы скорости и записи, и чтения в памяти.