Объявление форума |
Если пользуетесь личными сообщениями и получили по электронной почте оповещение о новом письме, не отвечайте, пожалуйста, почтой. Зайдите на форум и ответьте отправителю через ЛС. |
Полигон-2 » Другие архитектуры » Инопланетные скрижали |
<<Назад Вперед>> | Страницы: 1 2 3 4 5 ... 22 23 24 25 26 * 27 28 29 30 | Печать |
andyTh |
Сообщение отправлено: 12 октября 2017 9:24
У вас есть время в двух ситуациях. Детерминированный участок это между выставлением СИНК и ДИН/ДОУТ. Шина данных памяти в это время простаивает, делайте что хотите. Второй участок недетерминирован - это между снятием РПЛИ и выставлением следующего СИНК. В эти два момента времени можно вклиниваться без простоя процессора и без особого гемора с явногй или неявной двухпортовостью. По растактовке пинайте _реальных_ гуру этого вопроса. Их тут немного больше одного. Если с гемором, надо ставить один-два регистра на выход памяти. И защёлкивать либо данные для проца либо данные для видео. И прозрачно размазывать внутри цикла процессорного. Тут нервы попортят циклы Ч-М-З кои вся линейка 1801 любит больше, чем 5В питания. Как вариант, бить память на физически два массива, находящихся в едином АП. И лазить процом в видеопамять только тогда, когда нужно что то менять. Это существенно упростит жизнь, но потребует больше корпусов ОЗУ. Или таки притормаживайте камешек В общем договариваться с вашими тараканами придётся только вам. |
Сейчас на форуме |
MC68k |
andyTh написал: Про первую часть я уже осознал потому что это видно на существующих диаграммах. У вас есть время в двух ситуациях. andyTh написал: Вот этот момент как-то смазан и пока упирается в стоны "задержка ОЗУ ххх-тактов". Меня в данном случае интересует все, что происходит(а не может происходить) между передними фронтами SYNC при ответе устройств и памяти в том числе, если сигнал RPLY формируется втечение одного такта(CLC) после выставления процессором DIN или DOUT. Второй участок недетерминирован - это между снятием РПЛИ и выставлением следующего СИНК. andyTh написал: Это не такой уж и гемор, правда корпусов добавится и размер платы подрастет. Так в каждом клоне спектрума сделано - берем атрибуты когда можно, используем, когда нужно. Если с гемором, надо ставить один-два регистра на выход памяти. И защёлкивать либо данные для проца либо данные для видео. andyTh написал: До этой ступени дзена с железной стороны я еще не дошел. С программной стороны все ясно и понятно. Тут нервы попортят циклы Ч-М-З andyTh написал: 4 корпуса место двух. Это я уже описывал. При этом уменьшится на 1 кол-во мультиплексоров и дешифратор надо будет подпилить, либо зарядить туда 556РТ4А. Размер платы подрастет. Это существенно упростит жизнь, но потребует больше корпусов ОЗУ. andyTh написал: Это решение "в лоб". В этом случае память можно сделать на чем угодно, даже на половинках РУ5 И соответственно скорость упадет процентов на 15. Или таки притормаживайте камешек andyTh написал: Именно. По факту - нет полных и точных растактовок, чтоы однозначно похоронить прозрачный доступ без задержек и сделать а)ОЗУ и вдео-ОЗУ раздельно; б)подтормаживать процессор. В общем договариваться с вашими тараканами придётся только вам. |
_Patron_
Member
Откуда: Москва Всего сообщений: 146 Рейтинг пользователя: 0 Ссылка Дата регистрации на форуме: 19 дек. 2012 |
Профиль | Сообщить модератору
NEW! Сообщение отправлено: 12 октября 2017 12:09 Сообщение отредактировано: 12 октября 2017 13:06
. Растактовка циклов DATI, DATO и DATIO процессора 1801ВМ1 выглядит так ( для цикла DATIO выполнить последовательно WordRead и WordWrite при bRW_Mode = true ). Значение nDOUT_Delay может быть 2 ; 3 ; 5 или 6, в зависимости от способа адресации операнда в команде. Подробнее - см. файл MPI_1801VM1.cpp ЗДЕСЬ |
Mixa
Member
Откуда: Москва Всего сообщений: 170 Рейтинг пользователя: 0 Ссылка Дата регистрации на форуме: 8 авг. 2009 |
MC68k написал: здесь уточнить, оплавление анодов (но, увы, она отреверсена, интриги нету, анодов не обнаружено и греется она не из-за накалов) и оплавление выходного каскада. |
1801BM1 |
MC68k написал: В моем черновике документа на 1801ВМ1 все это описано, включая соотношения с тактовым сигналом. 1801BM1 написал:А вот эта часть описана, как она с клоком соотносится? И продолжается: 1801BM1 написал: Пропускается. Если процессор один, то арбитраж выполняется за какое-то количество тактов или пропускается? Смотря какой цикл. Цикл чтения - всегда одинаковый. Цикл записи - зависит от внутренней жизни ядра. Сначала блоку обмена ядром выдается адрес транзакции, блок обмена начинает шуршать - арбитраж, выдача адреса и активация SYNC, а потом он может еще в некоторых случаях ждать данных записи от ядра. То есть, Я тут уже 25 страниц пытаюсь выяснить - при отсутствии задержек _RPLY_ в однопроцессорной системе цикл занимает одинаковое количество тактов? выводимые данные на шине и активация DOUT могут и подзадержаться на такт-другой. Цикл чтения-модификации-записи тоже может растягиваться из-за задержки данных для финальной записи. Поэтому некоторые системы (ВП1-037 в БК, например) на него забивают и рассматривают как две отдельных транзакции чтения и записи. Грубо говоря - у процессора два независимых блока внутри - ядро и блок обмена с внешней шиной. Работают параллельно и асинхронно друг от друга. Два типа запросов (адрес + данные), двойная буферизация адреса (теоретически ядро может выдать новый запрос сразу после активации SYNC - регистр адреса уже свободен), один ответ. Ядро живет своей сложной жизнью по микропрограмме, в которой хватает косяков типа порождения фантомных циклов, также ядро может тормозиться еще по куче факторов - готовности блока обмена, готовности АЛУ, готовности блока прерываний, готовности блока микропрограмм. Так что, найти один простой ответ на растактовку внешних циклов, типа как с 580ВМ80А - не получится, слишком много факторов на это влияет. |
MC68k |
_Patron_ написал: Может быть оно так и выглядит, особенно в эмуляторе, но ... Я уж и не знаю, как еще мне объяснить. Есть ли в природе полная картина поведения сигналов процессора по отношению к фронтам(и переднему и заднему) CLC? Какие-то логи с анализаторов? Простыня на этм вашем Цэ ведь не сразу появилась. Растактовка циклов DATI, DATO и DATIO процессора 1801ВМ1 выглядит так |
Mixa
Member
Откуда: Москва Всего сообщений: 170 Рейтинг пользователя: 0 Ссылка Дата регистрации на форуме: 8 авг. 2009 |
MC68k написал: До снятия SYNC картина однозначна (но все же нужно уточнение по этому тезису). Пауза между снятием SYNC и следующим SYNC может быть любой, от минимальной до произвольной (словил команду WAIT и встал намертво). Меня в данном случае интересует все, что происходит(а не может происходить) между передними фронтами SYNC при ответе устройств и памяти в том числе, если сигнал RPLY формируется втечение одного такта(CLC) после выставления процессором DIN или DOUT. Поэтому я и предлагал разложить по тактам детерминированную часть всех видов циклов и стыковать их произвольно через минимальную паузу, как самый нагруженный, хотя и гипотетический случай. И имея в виду при этом, что пауза может быть произвольной. |
1801BM1 |
MC68k написал: А что в моем документе не устраивает? Там описана полная привязка к тактовому сигналу. Давайте конкретные вопросы, что непонятно. полная картина поведения сигналов процессора по отношению к фронтам |
Mixa
Member
Откуда: Москва Всего сообщений: 170 Рейтинг пользователя: 0 Ссылка Дата регистрации на форуме: 8 авг. 2009 |
1801BM1 написал: Во, значит тот мой тезис таки неверный. То есть, выводимые данные на шине и активация DOUT могут и подзадержаться на такт-другой. |
1801BM1 |
Профиль | Сообщить модератору
NEW! Сообщение отправлено: 12 октября 2017 13:24 Сообщение отредактировано: 12 октября 2017 13:39
Mixa написал: Угу. Самоцитата: Во, значит тот мой тезис таки неверный. "5.2\tТранзакция "Запись" ... По срезу Т2 на выходе nSYNC формируется активный низкий уровень. По фронту Т2 выставленный адрес снимается с шины, выходы остаются разрешенными и на них транслируется содержимое внутреннего регистра данных микропроцессора. В данный момент там необязательно могут находится актуальные записываемые в текущей транзакции данные - они могут быть еще не подготовлены внутренними схемами процессора. Время подготовки зависит от того какая программная инструкция в данный момент обрабатывается микропрограммой и может составлять от нуля до нескольких тактов." Правда, дальше: "При готовности данных во внутреннем регистре они начинают транслироваться на внешние выходы по фронту тактового сигнала T3." T3 тут дан только для примера, полагаем что данные мгновенно готовы, чтобы не растягивать рисунок диаграммы. Уточню этот момент в тексте. Update: заодно диаграммку подправил - разрыв на сигналах вставил в момент ожидания данных для записи. |
<<Назад Вперед>> | Страницы: 1 2 3 4 5 ... 22 23 24 25 26 * 27 28 29 30 | Печать |
Полигон-2 » Другие архитектуры » Инопланетные скрижали |
0 посетителей просмотрели эту тему за последние 15 минут |
В том числе: 0 гостей, 0 скрытых пользователей |
Последние | |
[Москва] LIQUID-Акция. Сливаются разъемы CF МС7004 и 7004А на AT и XT Пайка термотрубок Проммать s478 PEAK 715VL2-HT ( Full-Size SBC) Подскажите по 386 материке по джамперам. |
Самые активные 5 тем | |