Внимание! Это временный неофициальный архив старой версии форума Полигон Призраков, созданный сочувствующим форуму участником. Этот сайт просуществует лишь до тех пор, пока администрация Полигона не сдержит своё обещание и не откроет официальный архив по адресу old.sannata.org.

Полигон-2

Форум о старых компьютерах

Объявление форума

Если пользуетесь личными сообщениями и получили по электронной почте оповещение о новом письме, не отвечайте, пожалуйста, почтой. Зайдите на форум и ответьте отправителю через ЛС.

Полигон-2 »   Другие архитектуры »   Инопланетные скрижали
RSS

Инопланетные скрижали

PDP-11 для Intelоидов

<<Назад  Вперед>> Страницы: 1 2 3 4 5 ... 22 23 24 25 26 * 27 28 29 30
Печать
 
1801BM1
Newbie


Всего сообщений: 78
Рейтинг пользователя: 0


Ссылка


Дата регистрации на форуме:
15 янв. 2015
MC68k написал:
[q]
1801BM1 написал:
[q]
И продолжается:
- дождались активного RPLY;
- сняли DOUT;
- ждем деактивацию RPLY;
- дождались неактивного RPLY;
- сняли SYNC;
[/q]
А вот эта часть описана, как она с клоком соотносится?
[/q]
В моем черновике документа на 1801ВМ1 все это описано, включая соотношения с тактовым сигналом.
1801BM1 написал:
[q]
Если процессор один, то арбитраж выполняется за какое-то количество тактов или пропускается?
[/q]
Пропускается.
[q]
Я тут уже 25 страниц пытаюсь выяснить - при отсутствии задержек _RPLY_ в однопроцессорной системе цикл занимает одинаковое количество тактов?
[/q]
Смотря какой цикл. Цикл чтения - всегда одинаковый. Цикл записи - зависит от внутренней жизни ядра. Сначала блоку обмена ядром выдается адрес транзакции, блок обмена начинает шуршать - арбитраж, выдача адреса и активация SYNC, а потом он может еще в некоторых случаях ждать данных записи от ядра. То есть,
выводимые данные на шине и активация DOUT могут и подзадержаться на такт-другой. Цикл чтения-модификации-записи тоже может растягиваться из-за задержки данных для финальной записи. Поэтому некоторые системы (ВП1-037 в БК, например) на него забивают и рассматривают как две отдельных транзакции чтения и записи.

Грубо говоря - у процессора два независимых блока внутри - ядро и блок обмена с внешней шиной. Работают параллельно и асинхронно друг от друга. Два типа запросов (адрес + данные), двойная буферизация адреса (теоретически ядро может выдать новый запрос сразу после активации SYNC - регистр адреса уже свободен), один ответ. Ядро живет своей сложной жизнью по микропрограмме, в которой хватает косяков типа порождения фантомных циклов, также ядро может тормозиться еще по куче факторов - готовности блока обмена, готовности АЛУ, готовности блока прерываний, готовности блока микропрограмм. Так что, найти один простой ответ на растактовку внешних циклов, типа как с 580ВМ80А - не получится, слишком много факторов на это влияет.
MC68k
Member


Всего сообщений: 165
Рейтинг пользователя: 0


Ссылка


Дата регистрации на форуме:
18 июля 2015
_Patron_ написал:
[q]
Растактовка циклов DATI, DATO и DATIO процессора 1801ВМ1 выглядит так
[/q]
Может быть оно так и выглядит, особенно в эмуляторе, но ... Я уж и не знаю, как еще мне объяснить. Есть ли в природе полная картина поведения сигналов процессора по отношению к фронтам(и переднему и заднему) CLC? Какие-то логи с анализаторов? Простыня на этм вашем Цэ ведь не сразу появилась.
Mixa
Member


Откуда: Москва
Всего сообщений: 170
Рейтинг пользователя: 0


Ссылка


Дата регистрации на форуме:
8 авг. 2009
MC68k написал:
[q]
Меня в данном случае интересует все, что происходит(а не может происходить) между передними фронтами SYNC при ответе устройств и памяти в том числе, если сигнал RPLY формируется втечение одного такта(CLC) после выставления процессором DIN или DOUT.
[/q]
До снятия SYNC картина однозначна (но все же нужно уточнение по этому тезису). Пауза между снятием SYNC и следующим SYNC может быть любой, от минимальной до произвольной (словил команду WAIT и встал намертво).
Поэтому я и предлагал разложить по тактам детерминированную часть всех видов циклов и стыковать их произвольно через минимальную паузу, как самый нагруженный, хотя и гипотетический случай. И имея в виду при этом, что пауза может быть произвольной.
1801BM1
Newbie


Всего сообщений: 78
Рейтинг пользователя: 0


Ссылка


Дата регистрации на форуме:
15 янв. 2015
MC68k написал:
[q]
полная картина поведения сигналов процессора по отношению к фронтам
[/q]
А что в моем документе не устраивает? Там описана полная привязка к тактовому сигналу. Давайте конкретные вопросы, что непонятно.
Mixa
Member


Откуда: Москва
Всего сообщений: 170
Рейтинг пользователя: 0


Ссылка


Дата регистрации на форуме:
8 авг. 2009
1801BM1 написал:
[q]
То есть, выводимые данные на шине и активация DOUT могут и подзадержаться на такт-другой.
[/q]
Во, значит тот мой тезис таки неверный.
1801BM1
Newbie


Всего сообщений: 78
Рейтинг пользователя: 0


Ссылка


Дата регистрации на форуме:
15 янв. 2015
Mixa написал:
[q]
Во, значит тот мой тезис таки неверный.
[/q]
Угу. Самоцитата:

"5.2\tТранзакция "Запись"
...
По срезу Т2 на выходе nSYNC формируется активный низкий уровень. По фронту Т2 выставленный адрес снимается с шины, выходы остаются разрешенными и на них транслируется содержимое внутреннего регистра данных микропроцессора. В данный момент там необязательно могут находится актуальные записываемые в текущей транзакции данные - они могут быть еще не подготовлены внутренними схемами процессора. Время подготовки зависит от того какая программная инструкция в данный момент обрабатывается микропрограммой и может составлять от нуля до нескольких тактов."

Правда, дальше:
"При готовности данных во внутреннем регистре они начинают транслироваться на внешние выходы по фронту тактового сигнала T3."

T3 тут дан только для примера, полагаем что данные мгновенно готовы, чтобы не растягивать рисунок диаграммы. Уточню этот момент в тексте.

Update: заодно диаграммку подправил - разрыв на сигналах вставил в момент ожидания данных для записи.
MC68k
Member


Всего сообщений: 165
Рейтинг пользователя: 0


Ссылка


Дата регистрации на форуме:
18 июля 2015
1801BM1 написал:
[q]
Грубо говоря - у процессора два независимых блока внутри - ядро и блок обмена с внешней шиной. Работают параллельно и асинхронно друг от друга. Два типа запросов (адрес + данные), двойная буферизация адреса (теоретически ядро может выдать новый запрос сразу после активации SYNC - регистр адреса уже свободен), один ответ. Ядро живет своей сложной жизнью по микропрограмме, в которой хватает косяков типа порождения фантомных циклов, также ядро может тормозиться еще по куче факторов - готовности блока обмена, готовности АЛУ, готовности блока прерываний, готовности блока микропрограмм. Так что, найти один простой ответ на растактовку внешних циклов, типа как с 580ВМ80А - не получится, слишком много факторов на это влияет.
[/q]
Вот так, коротко и ясно, одним абзацем, было похоронено желание сделать "специалист" на 1801ВМ1 и РУ5 :)
Значит переходим к плану "Б" - забирать ОЗУ для видеоконтроллера на пол-такта каждый такт(на самом деле 1 из 4-х) с привязкой к фронту CLC. ОЗУ на статике 25нс.

1801BM1 написал:
[q]
А что в моем документе не устраивает? Там описана полная привязка к тактовому сигналу. Давайте конкретные вопросы, что непонятно.
[/q]
Пока писал ответ, ситуация еще прояснилась.
_Patron_
Member


Откуда: Москва
Всего сообщений: 146
Рейтинг пользователя: 0


Ссылка


Дата регистрации на форуме:
19 дек. 2012
MC68k написал:
[q]
Может быть оно так и выглядит, особенно в эмуляторе, но ... Я уж и не знаю, как еще мне объяснить. Есть ли в природе полная картина поведения сигналов процессора по отношению к фронтам(и переднему и заднему) CLC? Какие-то логи с анализаторов? Простыня на этм вашем Цэ ведь не сразу появилась.
[/q]
Если запустить модель в эмуляторе - можно распечатать осциллограмму состояния всех линий МПИ для циклов шины при выполнении процессором любой последовательности команд с точностью до половины такта CLC.

Модель для эмулятора создана из HDL-исходника процессора 1801ВМ1, полученного путём реверса оригинальной микросхемы.
Mixa
Member


Откуда: Москва
Всего сообщений: 170
Рейтинг пользователя: 0


Ссылка


Дата регистрации на форуме:
8 авг. 2009
MC68k написал:
[q]
желание сделать "специалист" на 1801ВМ1 и РУ5 :)
[/q]
можно на выход видео ОЗУ поставить 4 шт ИР26, в качестве FIFO глубиной 4, поддерживать их заполнение по рубчик в максимально возможном темпе, уступая дорогу обращениям к памяти от процессора, а выбирать в равномерном темпе, на сдвиговый регистр. Глубины 4 должно хватить. Но не Специалист по сложности, да. Хотя и не запредельно сложно, к тому же прикольно (имхо).
andyTh
Гость

Ссылка

Mixa написал:
[q]
4 шт ИР26
[/q]
1804ИР4 :rolleyes: :cool: :biggrin:
Сейчас на форуме
<<Назад  Вперед>> Страницы: 1 2 3 4 5 ... 22 23 24 25 26 * 27 28 29 30
Печать
Полигон-2 »   Другие архитектуры »   Инопланетные скрижали
RSS

0 посетителей просмотрели эту тему за последние 15 минут
В том числе: 0 гостей, 0 скрытых пользователей

Последние RSS
[Москва] LIQUID-Акция. Сливаются разъемы CF
МС7004 и 7004А на AT и XT
Пайка термотрубок
Проммать s478 PEAK 715VL2-HT ( Full-Size SBC)
Подскажите по 386 материке по джамперам.

Самые активные 5 тем RSS