| Объявление форума |
Если пользуетесь личными сообщениями и получили по электронной почте оповещение о новом письме, не отвечайте, пожалуйста, почтой. Зайдите на форум и ответьте отправителю через ЛС. |
Полигон-2 » Другие архитектуры » Инопланетные скрижали |
 |
Инопланетные скрижали
PDP-11 для Intelоидов
| <<Назад Вперед>> | Страницы: 1 2 3 4 5 ... 22 23 24 25 26 * 27 28 29 30 | Печать |
| Mixa
Member
Откуда: Москва Всего сообщений: 170 Рейтинг пользователя: 0 Ссылка Дата регистрации на форуме: 8 авг. 2009 |
MC68k написал: Меня в данном случае интересует все, что происходит(а не может происходить) между передними фронтами SYNC при ответе устройств и памяти в том числе, если сигнал RPLY формируется втечение одного такта(CLC) после выставления процессором DIN или DOUT.До снятия SYNC картина однозначна (но все же нужно уточнение по этому тезису). Пауза между снятием SYNC и следующим SYNC может быть любой, от минимальной до произвольной (словил команду WAIT и встал намертво). Поэтому я и предлагал разложить по тактам детерминированную часть всех видов циклов и стыковать их произвольно через минимальную паузу, как самый нагруженный, хотя и гипотетический случай. И имея в виду при этом, что пауза может быть произвольной. |
| 1801BM1 |
MC68k написал: полная картина поведения сигналов процессора по отношению к фронтамА что в моем документе не устраивает? Там описана полная привязка к тактовому сигналу. Давайте конкретные вопросы, что непонятно. |
| Mixa
Member
Откуда: Москва Всего сообщений: 170 Рейтинг пользователя: 0 Ссылка Дата регистрации на форуме: 8 авг. 2009 |
1801BM1 написал: То есть, выводимые данные на шине и активация DOUT могут и подзадержаться на такт-другой.Во, значит тот мой тезис таки неверный. |
| 1801BM1 |
Профиль | Сообщить модератору
NEW! Сообщение отправлено: 12 октября 2017 13:24 Сообщение отредактировано: 12 октября 2017 13:39
Mixa написал: Во, значит тот мой тезис таки неверный.Угу. Самоцитата: "5.2\tТранзакция "Запись" ... По срезу Т2 на выходе nSYNC формируется активный низкий уровень. По фронту Т2 выставленный адрес снимается с шины, выходы остаются разрешенными и на них транслируется содержимое внутреннего регистра данных микропроцессора. В данный момент там необязательно могут находится актуальные записываемые в текущей транзакции данные - они могут быть еще не подготовлены внутренними схемами процессора. Время подготовки зависит от того какая программная инструкция в данный момент обрабатывается микропрограммой и может составлять от нуля до нескольких тактов." Правда, дальше: "При готовности данных во внутреннем регистре они начинают транслироваться на внешние выходы по фронту тактового сигнала T3." T3 тут дан только для примера, полагаем что данные мгновенно готовы, чтобы не растягивать рисунок диаграммы. Уточню этот момент в тексте. Update: заодно диаграммку подправил - разрыв на сигналах вставил в момент ожидания данных для записи. |
| MC68k |
Профиль | Сообщить модератору
NEW! Сообщение отправлено: 12 октября 2017 13:41 Сообщение отредактировано: 12 октября 2017 13:45
1801BM1 написал: Грубо говоря - у процессора два независимых блока внутри - ядро и блок обмена с внешней шиной. Работают параллельно и асинхронно друг от друга. Два типа запросов (адрес + данные), двойная буферизация адреса (теоретически ядро может выдать новый запрос сразу после активации SYNC - регистр адреса уже свободен), один ответ. Ядро живет своей сложной жизнью по микропрограмме, в которой хватает косяков типа порождения фантомных циклов, также ядро может тормозиться еще по куче факторов - готовности блока обмена, готовности АЛУ, готовности блока прерываний, готовности блока микропрограмм. Так что, найти один простой ответ на растактовку внешних циклов, типа как с 580ВМ80А - не получится, слишком много факторов на это влияет.Вот так, коротко и ясно, одним абзацем, было похоронено желание сделать "специалист" на 1801ВМ1 и РУ5  Значит переходим к плану "Б" - забирать ОЗУ для видеоконтроллера на пол-такта каждый такт(на самом деле 1 из 4-х) с привязкой к фронту CLC. ОЗУ на статике 25нс. 1801BM1 написал: А что в моем документе не устраивает? Там описана полная привязка к тактовому сигналу. Давайте конкретные вопросы, что непонятно.Пока писал ответ, ситуация еще прояснилась. |
| _Patron_
Member
Откуда: Москва Всего сообщений: 146 Рейтинг пользователя: 0 Ссылка Дата регистрации на форуме: 19 дек. 2012 |
MC68k написал: Может быть оно так и выглядит, особенно в эмуляторе, но ... Я уж и не знаю, как еще мне объяснить. Есть ли в природе полная картина поведения сигналов процессора по отношению к фронтам(и переднему и заднему) CLC? Какие-то логи с анализаторов? Простыня на этм вашем Цэ ведь не сразу появилась.Если запустить модель в эмуляторе - можно распечатать осциллограмму состояния всех линий МПИ для циклов шины при выполнении процессором любой последовательности команд с точностью до половины такта CLC. Модель для эмулятора создана из HDL-исходника процессора 1801ВМ1, полученного путём реверса оригинальной микросхемы. |
| Mixa
Member
Откуда: Москва Всего сообщений: 170 Рейтинг пользователя: 0 Ссылка Дата регистрации на форуме: 8 авг. 2009 |
Профиль | Сообщить модератору
NEW! Сообщение отправлено: 12 октября 2017 13:53 Сообщение отредактировано: 12 октября 2017 13:56
MC68k написал: желание сделать "специалист" на 1801ВМ1 и РУ5можно на выход видео ОЗУ поставить 4 шт ИР26, в качестве FIFO глубиной 4, поддерживать их заполнение по рубчик в максимально возможном темпе, уступая дорогу обращениям к памяти от процессора, а выбирать в равномерном темпе, на сдвиговый регистр. Глубины 4 должно хватить. Но не Специалист по сложности, да. Хотя и не запредельно сложно, к тому же прикольно (имхо). |
| andyTh |
NEW! Сообщение отправлено: 12 октября 2017 14:00
Mixa написал: 4 шт ИР261804ИР4    |
| Сейчас на форуме |
| 1801BM1 |
MC68k написал: было похоронено желание сделать "специалист" на 1801ВМ1 и РУ5Зависит от Рассмотрим ситуацию прозрачного доступа к ОЗУ со стороны процессора и видеоконтроллера. Сначала определяемся с максимально возможным интервалом чтения со стороны видео. Ну, например, у нас строка телевизионная 64 мкс, пусть отображаемая часть 48 мкс, надо 80 знаков в строке - 600 нс цикл. Не реже чем раз в 600 нс нам надо кормить видеоконтроллер прочитанными данными. Теперь берем ВМ1. Чтение я бы стартовал по моменту среза nSYNC - уже имеется адрес, и есть флаг что будет именно чтение. RPLY тупо ставим готовым сразу, а сами данные нам надо выдать не позднее чем через два такта - 400 нс для 5МГц процессора. С записью все просто - стартуем по фронту DOUT с буферизацией, у нас будет не менее двух тактов CLC до следующего ниспадающего nSYNC с возможным чтением (худший вариант) - минимум тоже 400 нс есть. Итого - я бы сделал циклограмму памяти на 200 нс, 400 нс процессора всегда удовлетворим, 600 нс видеоконтроллера тоже, запас для чередования циклов памяти - есть. Может быть даже буферизацию записи удастся выкинуть. Ну, на РУ5 такое не родить (200нс цикл для нее тяжеловат), а на более быстрых 4164 - можно попробовать. Если вдруг захотим выход в синхроформате VGA, то надо или цикл памяти еще ужимать, или ставить какой выходной буфер для удвоения строк. BTW: Я очень давно делал такой видеоконтроллер с прозрачным доступом для ВМ86-5МГц, туда пошли как раз сименсовские чипы с индексом -10. Сама плата есть, на МГТФ-е собрана, а вот схему надо поискать, утеряна, оно еще до PCAD 4.5 было разработано. |
| MC68k |
Профиль | Сообщить модератору
NEW! Сообщение отправлено: 12 октября 2017 15:36 Сообщение отредактировано: 12 октября 2017 18:13
1801BM1 написал: Рассмотрим ситуацию прозрачного доступа к ОЗУ со стороны процессора и видеоконтроллера.  1801BM1 написал: Ну, например, у нас строка телевизионная 64 мкс, пусть отображаемая часть 48 мкс, надо 80 знаков в строке - 600 нс цикл. Не реже чем раз в 600 нс нам надо кормить видеоконтроллер прочитанными данными.Я заходил немного с другой стороны. Повторю мысль, чтобы не рыться на 27-ми страницах. Видеоконтроллер читает словами. биты 0-7 - пиксели, биты 8-15 атрибуты. Пиксельклок 10МГц(орион-128), строка 64мкс по стандарту, значит можно отобразить всего 640 точек(80 символов шириной 8 пикселей). Видимая часть 48мкс(60 символов по 8 пикселей), гашение отдельная история. 64мкс/80=0.8мкс=800нс цикл. 1801BM1 написал: Теперь берем ВМ1. Чтение я бы стартовал по моменту среза nSYNC - уже имеется адрес, и есть флаг что будет именно чтение. RPLY тупо ставим готовым сразу, а сами данные нам надо выдать не позднее чем через два такта - 400 нс для 5МГц процессораТо есть схема привязки RPLY к CLC постоянно отдает RPLY? >тут должна быть схема, сейчас найду и добавлю> 1801BM1 написал: С записью все просто - стартуем по фронту DOUT с буферизацией, у нас будет не менее двух тактов CLC до следующего ниспадающего nSYNC с возможным чтением (худший вариант) - минимум тоже 400 нс есть. Итого - я бы сделал циклограмму памяти на 200 нс, 400 нс процессора всегда удовлетворим, 600 нс видеоконтроллера тоже, запас для чередования циклов памяти - есть. Может быть даже буферизацию записи удастся выкинуть.800нс в моем случае и отдавать память видеоконтроллеру каждый четвертый такт. 1801BM1 написал: Если вдруг захотим выход в синхроформате VGA,HET! 1801BM1 написал: BTW: Я очень давно делал такой видеоконтроллер с прозрачным доступом для ВМ86-5МГц, туда пошли как раз сименсовские чипы с индексом -10. Сама плата есть, на МГТФ-е собрана, а вот схему надо поискать, утеряна, оно еще до PCAD 4.5 было разработано.Было бы очень интересно увидеть и железку и схему. |
| <<Назад Вперед>> | Страницы: 1 2 3 4 5 ... 22 23 24 25 26 * 27 28 29 30 | Печать |
Полигон-2 » Другие архитектуры » Инопланетные скрижали |
|
| 0 посетителей просмотрели эту тему за последние 15 минут |
| В том числе: 0 гостей, 0 скрытых пользователей |
| Последние |
|
| [Москва] LIQUID-Акция. Сливаются разъемы CF МС7004 и 7004А на AT и XT Пайка термотрубок Проммать s478 PEAK 715VL2-HT ( Full-Size SBC) Подскажите по 386 материке по джамперам. | |
| Самые активные 5 тем |
|