Внимание! Это временный неофициальный архив старой версии форума Полигон Призраков, созданный сочувствующим форуму участником. Этот сайт просуществует лишь до тех пор, пока администрация Полигона не сдержит своё обещание и не откроет официальный архив по адресу old.sannata.org.

Полигон-2

Форум о старых компьютерах

Объявление форума

Если пользуетесь личными сообщениями и получили по электронной почте оповещение о новом письме, не отвечайте, пожалуйста, почтой. Зайдите на форум и ответьте отправителю через ЛС.

Полигон-2 »   Другие архитектуры »   Инопланетные скрижали
 RSS

Инопланетные скрижали

PDP-11 для Intelоидов

<<Назад  Вперед>> Страницы: 1 2 3 4 5 ... 18 19 20 21 22 * 23 24 25 26 27 28 29 30
Печать
 
MM
Advanced Member


Откуда: Павловский Посад Мск.обл.
Всего сообщений: 3418
Рейтинг пользователя: 0


Ссылка


Дата регистрации на форуме:
2 авг. 2013
Профиль | Сообщить модератору
NEW! Сообщение отправлено: 9 октября 2017 0:16
Сообщение отредактировано: 9 октября 2017 3:02
MC68k написал:
[q]
все фазы сигналов известны
[/q]
С 1801-й и 1806-й серией это не совсем так. Они требуют асинхронность устройств на МПИ.

Что мешает сделать 2-портове видео-СОЗУ из 62256-25 нс ?

Могу примерно нарисовать скелет такого девайса, ориентированный на графический видеовывод ( но этого уже не будет на рисунке ). При тактовой 15.4 мгц ( канонические 30.8/2 ) максимальная задержка будет приемлемой, не более 2-х тактов проца ( ~400 нс ).
Принцип работы 2-портового СОЗУ :
1-я фаза ( 129 нс ) - обслуживание видеоконтроллера
2-я фаза ( 129 нс ) - обслуживание МПИ.
При попадании запроса проца на начало "его" фазы общая задержка составит 129+129+129 = 390 нс.
В принципе, частоту можно и сразу 30.8 запустить, но тогда придется использовать только 531/1531 ИС, иначе "не успеют".

Примерная Э3 распределителя 2-х портового СОЗУ :

Не показаны :
1533ИР23 куча, 62256-25 нс, цепи МПИ и мноогое др.
Наверх
MC68k
Member


Всего сообщений: 165
Рейтинг пользователя: 0


Ссылка


Дата регистрации на форуме:
18 июля 2015
Профиль | Сообщить модератору
NEW! Сообщение отправлено: 9 октября 2017 8:33
Сообщение отредактировано: 9 октября 2017 9:13
Mixa написал:
[q]
вот это описание Вам попадалось? Vslav отреверсил и по результатам описал.
[/q]
Почему-то там половина страниц пустые, много пунктов пропущено.

MM написал:
[q]
С 1801-й и 1806-й серией это не совсем так. Они требуют асинхронность устройств на МПИ.
[/q]
Эта песня хороша, начинай сначала :) Какая асинхронность может быть в пределах одноплатного компьютера, где ВСЕ сигналы формируются из пиксельклока и устройства отвечают синхронно пиксельклоку с нулевой задержкой? ПДП нет, тактовый генератор один, никакие сигналы шины за пределы платы не выходят.

MM написал:
[q]
Что мешает сделать 2-портове видео-СОЗУ из 62256-25 нс ?
[/q]
MM написал:
[q]
максимальная задержка будет приемлемой, не более 2-х тактов проца ( ~400 нс ).
[/q]
Бред какой-то. Какой смысл использовать 25нс память и тут же тормозить проц на 400нс? Мне вариант решения видится так. Видеоконтроллер обращается к памяти, когда нужно ему, а если во время обращения процессор тоже хочетЪ, формирует задержку в один пиксельклок(100нс), чтобы завершить свои делишки.

P.S. Ewgeny7 появился :)
Наверх
Mixa
Member


Откуда: Москва
Всего сообщений: 170
Рейтинг пользователя: 0


Ссылка


Дата регистрации на форуме:
8 авг. 2009
Профиль | Сообщить модератору
NEW! Сообщение отправлено: 9 октября 2017 10:33
MC68k написал:
[q]
Почему-то там половина страниц пустые, много пунктов пропущено.
[/q]
Страницы 13, 14, 16, 17, 18, картинки с диаграммами и текст. Разве не отображается?

А шину можно превратить в синхронную, отдавая RPLY быстро и сразу на всё, чтоб и таймауты шины исключить. Появится немного детерминизьму. DIN 2 такта 400 нс, DOUT нецелое число тактов
Наверх
MC68k
Member


Всего сообщений: 165
Рейтинг пользователя: 0


Ссылка


Дата регистрации на форуме:
18 июля 2015
Профиль | Сообщить модератору
NEW! Сообщение отправлено: 9 октября 2017 11:05
Страницы 13, 17, 18 пустые. Смотрю evince 2.32.0
На ixbt.com есть два длинных(206 и 196 страниц) треда про процессоры, включая 1801. Попробую там что-нибудь выудить. Вроде _Patron_ там отмечался.
Пока что осознал, что VIRQ и IRQ1 мне не потребуются, а IRQ2, IRQ3 надо синхронизировать по фронту CLC.
Не совсем понятно, надо ли формировать RPLY для SEL1, SEL2?
Сигнал INIT используется для сброса устройств(это я уточняю)? Такой себе эквивалент RESET?
Сигнал BSY для многопроцессорных систем и в одноплатной, однопроцессорной системе не используется?
Наверх
Mixa
Member


Откуда: Москва
Всего сообщений: 170
Рейтинг пользователя: 0


Ссылка


Дата регистрации на форуме:
8 авг. 2009
Профиль | Сообщить модератору
NEW! Сообщение отправлено: 9 октября 2017 12:18
MC68k написал:
[q]
Страницы 13, 17, 18 пустые. Смотрю evince 2.32.0
[/q]
Они реально полезные, потому что соответствуют и верифицированы.
xpdf показывает, evince не пробовал. Вечером могу попробовать.
$xpdf -v
xpdf version 3.03
$evince --version
Просмотр документов 3.14.1

MC68k написал:
[q]
Не совсем понятно, надо ли формировать RPLY для SEL1, SEL2?
[/q]
Не обязательно, его выставляет сам процессор. Но если и внешний сформируется, конфликта вроде не случится.

MC68k написал:
[q]
Сигнал INIT используется для сброса устройств(это я уточняю)? Такой себе эквивалент RESET?
[/q]
Типа того. Но с закидонами. Вырабатывается и аппаратно, при старте процессора, и программно по команде RESET.

MC68k написал:
[q]
Сигнал BSY для многопроцессорных систем и в одноплатной, однопроцессорной системе не используется?
[/q]
Сильно не вникал, но похоже что так, при этих условиях он как тот Неуловимый Джо.
Наверх
MC68k
Member


Всего сообщений: 165
Рейтинг пользователя: 0


Ссылка


Дата регистрации на форуме:
18 июля 2015
Профиль | Сообщить модератору
NEW! Сообщение отправлено: 9 октября 2017 19:39
Ну вот, кажется я подбираюсь к самой мякотке...(zx-pk)

Patron написал:
[q]
Важно знать, остаётся ли неизменным у реального процессора 1801ВМ1 количество тактов в циклах DATI, DATO, DATIO, DATOB, DATIOB на частотах от 2 до 6 МГц - ведь иначе будет невозможна точная потактовая эмуляция работы реального процессора на реальных частотах.

Для начала можно было бы сравнить продолжительность в тактах выполнения теста команд реальным процессором 1801ВМ1 на частотах 2 и 6 МГц.
[/q]
Vslav написал:
[q]
Количество тактов варьируется лишь моментом ответа RPLY, а в остальном машина состояний никак не может зависеть от частоты, у нее же всего один опорный клок. То есть - в тактах длительность циклов поменяться с частотой не может.
...
RPLY должен прийти за сколько-то нс до фронта CLC, важно успеет зафиксироваться по фронту процессором или нет, остальные моменты ничего не значат. Конечно, если по-другому прийдет RPLY то изменится растактовка системы в целом.
...
Кстати, на системе с ВМ1 RPLY синхронизирован по срезу CLC, то есть - RPLY всегда гарантировано не успевает на первый фронт CLC после спада nDIN/nDOUT. Поэтому и результаты числа Пи на ВМ1 были пропорциональны частоте - циклы шины в тактах не менялись.
[/q]
Меня не оставляет ощущение, что всю эту суету с ответом устройств я уже где-то видел.
Наверх
1801BM1
Newbie


Всего сообщений: 78
Рейтинг пользователя: 0


Ссылка


Дата регистрации на форуме:
15 янв. 2015
Профиль | Сообщить модератору
NEW! Сообщение отправлено: 9 октября 2017 22:23
MC68k написал:
[q]
Почему-то там половина страниц пустые, много пунктов пропущено.
[/q]
Потому что это черновик, часть пунктов будет дописываться. Документ относительно большой, за один проход не получается написать. Но разделы с функционалом выводов, диаграммами, и описание ВЕ-таймера - готовы. В пояснениях к диаграммам есть описание привязки сигналов к тактовой частоте. Также достаточно полно расписаны прерывания, их приоритеты и зависимость от битов PSW.
Наверх
1801BM1
Newbie


Всего сообщений: 78
Рейтинг пользователя: 0


Ссылка


Дата регистрации на форуме:
15 янв. 2015
Профиль | Сообщить модератору
NEW! Сообщение отправлено: 9 октября 2017 22:32
MC68k написал:
[q]
Не совсем понятно, надо ли формировать RPLY для SEL1, SEL2?
[/q]
Не надо, процессор сам формирует.
Выложил апдейт документа на 1801ВМ1, там описаны ситуации на шине при обращении к внутренним регистрам периферийного блока микросхемы. Также внесены уточнения по детектированию снятия RPLY при завершении транзакции.
Наверх
MC68k
Member


Всего сообщений: 165
Рейтинг пользователя: 0


Ссылка


Дата регистрации на форуме:
18 июля 2015
Профиль | Сообщить модератору
NEW! Сообщение отправлено: 10 октября 2017 9:06
1801BM1 написал:
[q]
Потому что это черновик,
[/q]
Mixa написал:
[q]
MC68k написал:
[q]
Страницы 13, 17, 18 пустые. Смотрю evince 2.32.0
[/q]
Они реально полезные, потому что соответствуют и верифицированы.
[/q]
1801BM1 написал:
[q]
Выложил апдейт документа на 1801ВМ1,
[/q]
Спасибо.

Перечитываю ветку "цифровая археология".
Наверх
Mixa
Member


Откуда: Москва
Всего сообщений: 170
Рейтинг пользователя: 0


Ссылка


Дата регистрации на форуме:
8 авг. 2009
Профиль | Сообщить модератору
NEW! Сообщение отправлено: 10 октября 2017 10:04
кста, evince 3.14.1 всё кажет, без пропусков. Не совсем понял контекст цитирования "соответствуют и верифицированы" , я имел в виду, что временные диаграммы настоящие, а не те, что были пропущены через мозги и руки чертежниц, верстальщиц, корректировщиц и наборщиков.
Наверх
<<Назад  Вперед>> Страницы: 1 2 3 4 5 ... 18 19 20 21 22 * 23 24 25 26 27 28 29 30
Печать
Полигон-2 »   Другие архитектуры »   Инопланетные скрижали
 RSS

1 посетитель просмотрел эту тему за последние 15 минут
В том числе: 1 гость, 0 скрытых пользователей

Последние RSS
[Москва] LIQUID-Акция. Сливаются разъемы CF
МС7004 и 7004А на AT и XT
Пайка термотрубок
Проммать s478 PEAK 715VL2-HT ( Full-Size SBC)
Подскажите по 386 материке по джамперам.

Самые активные 5 тем RSS
©2001 Iezekil, ©2002–2019 Serge, ©2019 unterwulf