Полигон-2

кста, evince 3.14.1 всё кажет, без пропусков. Не совсем понял контекст цитирования "соответствуют и верифицированы" , я имел в виду, что временные диаграммы настоящие, а не те, что были пропущены через мозги и руки чертежниц, верстальщиц, корректировщиц и наборщиков.

MM написал:

[q]

Что мешает сделать 2-портове видео-СОЗУ из 62256-25 нс ?

[/q]

А что мешает использовать натуральное двухпортовое СОЗУ? 1, 2, 3, 4.

LeoN65816 написал:

[q]

А что мешает использовать натуральное двухпортовое СОЗУ?

[/q]

А что мешает вставить между ОЗУ и видеоконтроллером двухсловный регистр предвыборки. Ведь контроллер никогда не пишет в ОЗУ и всегда читает последовательно. Это позволяет разделить его на две части - асинхронный предвыборщик и синхронный отрисовщик с двухсловным буфером между ними.

MC68k написал:

[q]

То есть незаметно вклиниться между клоками процессора совсем никак?

[/q]

Я бы так категорично не говорил, поток требований от процессора достаточно разреженный по факту, и даже тогдашняя, современная тому времени, DRAM (которую почему-то ругают за тормознутость, но на самом деле она не такая, особенно на фоне тормознутости процессоров) простаивает. Просто этого еще никто не делал.
Но этот поток требований по отношению к синхре выглядит неогранизованным.
Можно прикинуть. Минимальный командный цикл у ВМ1 это 8 тактов. Это 1.6 мкс и одно обращение к памяти. Сколько раз можно дополнительно, на свои нужды, обратиться к памяти за это время? Много. И процессор не заметит.
Дальше. Наберемся наглости и сфантазируем, что через одного у нас не одно обращение к памяти, а два. Типа вклиниваются Ч-М-З такие особенные, чтоб и 8 тактов (фантастика, они длиннее), и прям вплотную (ну ващще за гранью реальности). Это 3 обращения на 3.2 мкс. Тоже дофига для своих нужд остается. Ворота широченные, приходи, бери — не хочу, процессору пофиг. Он своими тормозами озабочен.

Mixa написал:

[q]

Минимальный командный цикл у ВМ1 это 8 тактов.

[/q]

Вот, уже совсем горячо.

Mixa написал:

[q]

Это 1.6 мкс и одно обращение к памяти. Сколько раз можно дополнительно, на свои нужды, обратиться к памяти за это время? Много. И процессор не заметит.

[/q]

Т.е. RPLY ожидается CPU начиная с 8-го такта? Мне сейчас вот что не понятно, точнее не совсем очевидно - цикл это 8 тактов плюс задржки ответов RPLY?

MM написал:

[q]

Это заблуждение.

[/q]

Сначала выясним, кто заблуждается.

MM написал:

[q]

Сам проц необходимо вынести за скобки, т.к. 8 тактов - при 0 тактах задержки на МПИ.

[/q]

А теперь, внимание, вопрос - откуда возьмутся задержки МПИ, если корзины нет, шина не выведена, устройства всегда готовы что-нибудь выдать на шину данных?

MM написал:

[q]

Рассматривать только циклы МПИ.

[/q]

Которые при задержках 0 тактов равны, какой ужас, тактам процессора.

MM написал:

[q]

Т.е. речь идет только о вариантах 2-портового ОЗУ.

[/q]

Напомню, речь идет о 62256 со временем доступа 100нс, а в перспективе и 4464-12.

MM написал:

[q]

Как писали выше, радикально упростить Э3 можно с применением БИС двухпортового СОЗУ.

[/q]

Мне начинает казаться, что Вы меня троллируете