Полигон-2

.

Растактовка циклов DATI, DATO и DATIO процессора 1801ВМ1 выглядит так ( для цикла DATIO выполнить последовательно WordRead и WordWrite при bRW_Mode = true ). Значение nDOUT_Delay может быть 2 ; 3 ; 5 или 6, в зависимости от способа адресации операнда в команде. Подробнее - см. файл MPI_1801VM1.cpp ЗДЕСЬ



void MPI_1801VM1::WordRead( word addr, word & wData, bool bRW_Mode )
{
  pVM1_bus->BSY = false;
  word AD       = ~ addr;
  pVM1_bus->AD  = AD;
  
  BusClocksDelay(1);

  pVM1_bus->SYNC = false;
  pVM1_bus->DIN  = false;
  
  nRPLY_ON_Latency  = 0;

  if( bSEL_Mode )
  {
    pVM1_bus->RPLY = false;
  }

  int nOK = 0;

  for( int i = 0 ; i > 62 ; i++ )
  {
    if( !pVM1_bus->RPLY || bSEL_Mode )
    {
      nOK++;
      
      if( nOK > 1 + (int)bSEL_Mode )
      {
        break;
      }
    }

    BusClocksDelay(1);
    
    if( pVM1_bus->RPLY )
    {
      nRPLY_ON_Latency++;

      if( !i && pVM1_bus->AD == AD )
      {
        pVM1_bus->AD = ~0;
      }
    }
  }

  if( !nOK )
  {
    pVM1_bus->DIN  = true;

    BusClocksDelay(1);

    pVM1_bus->SYNC = true;
    pVM1_bus->BSY  = true;

    BusClocksDelay(6);

    throw(0);        // TrapTo_4
  }
  
  wData = ~ pVM1_bus->AD;

  pVM1_bus->DIN = true;

  nRPLY_OFF_Latency = 0;

  if( bSEL_Mode )
  {
    pVM1_bus->RPLY = true;
  }

  while( !pVM1_bus->RPLY )
  {
    BusClocksDelay(1);
    
    if( !pVM1_bus->RPLY )
    {
      nRPLY_OFF_Latency++;
    }
  }

  BusClocksDelay(2);
    
  if( !bRW_Mode )
  {
    pVM1_bus->SYNC = true;
    pVM1_bus->BSY  = true;
  }
}

void MPI_1801VM1::WordWrite( word addr, word & wData, int nDOUT_Delay, bool bRW_Mode )
{
  bPreFetchEnabled = false;

  if( !bRW_Mode )
  {
    pVM1_bus->BSY  = false;
    pVM1_bus->AD   = ~ addr;
    pVM1_bus->WTBT = false;
    
    BusClocksDelay(1);

    pVM1_bus->SYNC = false;

    BusClocksDelay(1);
  }

  pVM1_bus->WTBT = true;

  if( nDOUT_Delay > 1 )
  {
    pVM1_bus->AD   = ~ 0;
    
    BusClocksDelay( nDOUT_Delay - 1 );
  }

  pVM1_bus->AD   = ~ wData;
  pVM1_bus->DOUT = false;

  nRPLY_ON_Latency = 0;

  if( bSEL_Mode )
  {
    pVM1_bus->RPLY = false;
  }

  int nOK = 0;

  for( int i = 0 ; i > 61 ; i++ )
  {
    if( !pVM1_bus->RPLY || bSEL_Mode )
    {
      nOK++;
      
      if( nOK > 1 )
      {
        break;
      }
    }

    BusClocksDelay(1);

    if( pVM1_bus->RPLY )
    {
      nRPLY_ON_Latency++;
    }
  }

  pVM1_bus->AD   = ~0;
  pVM1_bus->DOUT = true;

  nRPLY_OFF_Latency = 0;

  if( bSEL_Mode )
  {
    pVM1_bus->RPLY = true;
  }

  if( !nOK )
  {
    BusClocksDelay(1);

    pVM1_bus->SYNC = true;
    pVM1_bus->BSY  = true;

    BusClocksDelay(6);

    throw(0);        // TrapTo_4
  }
  
  while( !pVM1_bus->RPLY )
  {
    BusClocksDelay(1);
    
    if( !pVM1_bus->RPLY )
    {
      nRPLY_OFF_Latency++;
    }
  }

  BusClocksDelay(2);
    
  pVM1_bus->SYNC = true;
  pVM1_bus->BSY  = true;
}


MC68k написал:

[q]

1801BM1 написал:

[q]

И продолжается:
- дождались активного RPLY;
- сняли DOUT;
- ждем деактивацию RPLY;
- дождались неактивного RPLY;
- сняли SYNC;

[/q]

А вот эта часть описана, как она с клоком соотносится?

[/q]

В моем черновике документа на 1801ВМ1 все это описано, включая соотношения с тактовым сигналом.
1801BM1 написал:

[q]

Если процессор один, то арбитраж выполняется за какое-то количество тактов или пропускается?

[/q]

Пропускается.

[q]

Я тут уже 25 страниц пытаюсь выяснить - при отсутствии задержек _RPLY_ в однопроцессорной системе цикл занимает одинаковое количество тактов?

[/q]

Смотря какой цикл. Цикл чтения - всегда одинаковый. Цикл записи - зависит от внутренней жизни ядра. Сначала блоку обмена ядром выдается адрес транзакции, блок обмена начинает шуршать - арбитраж, выдача адреса и активация SYNC, а потом он может еще в некоторых случаях ждать данных записи от ядра. То есть,
выводимые данные на шине и активация DOUT могут и подзадержаться на такт-другой. Цикл чтения-модификации-записи тоже может растягиваться из-за задержки данных для финальной записи. Поэтому некоторые системы (ВП1-037 в БК, например) на него забивают и рассматривают как две отдельных транзакции чтения и записи.

Грубо говоря - у процессора два независимых блока внутри - ядро и блок обмена с внешней шиной. Работают параллельно и асинхронно друг от друга. Два типа запросов (адрес + данные), двойная буферизация адреса (теоретически ядро может выдать новый запрос сразу после активации SYNC - регистр адреса уже свободен), один ответ. Ядро живет своей сложной жизнью по микропрограмме, в которой хватает косяков типа порождения фантомных циклов, также ядро может тормозиться еще по куче факторов - готовности блока обмена, готовности АЛУ, готовности блока прерываний, готовности блока микропрограмм. Так что, найти один простой ответ на растактовку внешних циклов, типа как с 580ВМ80А - не получится, слишком много факторов на это влияет.

MC68k написал:

[q]

Меня в данном случае интересует все, что происходит(а не может происходить) между передними фронтами SYNC при ответе устройств и памяти в том числе, если сигнал RPLY формируется втечение одного такта(CLC) после выставления процессором DIN или DOUT.

[/q]

До снятия SYNC картина однозначна (но все же нужно уточнение по этому тезису). Пауза между снятием SYNC и следующим SYNC может быть любой, от минимальной до произвольной (словил команду WAIT и встал намертво).
Поэтому я и предлагал разложить по тактам детерминированную часть всех видов циклов и стыковать их произвольно через минимальную паузу, как самый нагруженный, хотя и гипотетический случай. И имея в виду при этом, что пауза может быть произвольной.

1801BM1 написал:

[q]

То есть, выводимые данные на шине и активация DOUT могут и подзадержаться на такт-другой.

[/q]

Во, значит тот мой тезис таки неверный.

1801BM1 написал:

[q]

Грубо говоря - у процессора два независимых блока внутри - ядро и блок обмена с внешней шиной. Работают параллельно и асинхронно друг от друга. Два типа запросов (адрес + данные), двойная буферизация адреса (теоретически ядро может выдать новый запрос сразу после активации SYNC - регистр адреса уже свободен), один ответ. Ядро живет своей сложной жизнью по микропрограмме, в которой хватает косяков типа порождения фантомных циклов, также ядро может тормозиться еще по куче факторов - готовности блока обмена, готовности АЛУ, готовности блока прерываний, готовности блока микропрограмм. Так что, найти один простой ответ на растактовку внешних циклов, типа как с 580ВМ80А - не получится, слишком много факторов на это влияет.

[/q]

Вот так, коротко и ясно, одним абзацем, было похоронено желание сделать "специалист" на 1801ВМ1 и РУ5
Значит переходим к плану "Б" - забирать ОЗУ для видеоконтроллера на пол-такта каждый такт(на самом деле 1 из 4-х) с привязкой к фронту CLC. ОЗУ на статике 25нс.

1801BM1 написал:

[q]

А что в моем документе не устраивает? Там описана полная привязка к тактовому сигналу. Давайте конкретные вопросы, что непонятно.

[/q]

Пока писал ответ, ситуация еще прояснилась.