Внимание! Это временный неофициальный архив старой версии форума Полигон Призраков, созданный сочувствующим форуму участником. Этот сайт просуществует лишь до тех пор, пока администрация Полигона не сдержит своё обещание и не откроет официальный архив по адресу old.sannata.org.

Полигон-2

Форум о старых компьютерах

Объявление форума

Если пользуетесь личными сообщениями и получили по электронной почте оповещение о новом письме, не отвечайте, пожалуйста, почтой. Зайдите на форум и ответьте отправителю через ЛС.

Полигон-2 »   Другие архитектуры »   Инопланетные скрижали
RSS

Инопланетные скрижали

PDP-11 для Intelоидов

<<Назад  Вперед>> Страницы: 1 2 3 4 5 ... 23 24 25 26 27 * 28 29 30
Печать
 
MC68k
Member


Всего сообщений: 165
Рейтинг пользователя: 0


Ссылка


Дата регистрации на форуме:
18 июля 2015
1801BM1 написал:
[q]
Грубо говоря - у процессора два независимых блока внутри - ядро и блок обмена с внешней шиной. Работают параллельно и асинхронно друг от друга. Два типа запросов (адрес + данные), двойная буферизация адреса (теоретически ядро может выдать новый запрос сразу после активации SYNC - регистр адреса уже свободен), один ответ. Ядро живет своей сложной жизнью по микропрограмме, в которой хватает косяков типа порождения фантомных циклов, также ядро может тормозиться еще по куче факторов - готовности блока обмена, готовности АЛУ, готовности блока прерываний, готовности блока микропрограмм. Так что, найти один простой ответ на растактовку внешних циклов, типа как с 580ВМ80А - не получится, слишком много факторов на это влияет.
[/q]
Вот так, коротко и ясно, одним абзацем, было похоронено желание сделать "специалист" на 1801ВМ1 и РУ5 :)
Значит переходим к плану "Б" - забирать ОЗУ для видеоконтроллера на пол-такта каждый такт(на самом деле 1 из 4-х) с привязкой к фронту CLC. ОЗУ на статике 25нс.

1801BM1 написал:
[q]
А что в моем документе не устраивает? Там описана полная привязка к тактовому сигналу. Давайте конкретные вопросы, что непонятно.
[/q]
Пока писал ответ, ситуация еще прояснилась.
_Patron_
Member


Откуда: Москва
Всего сообщений: 146
Рейтинг пользователя: 0


Ссылка


Дата регистрации на форуме:
19 дек. 2012
MC68k написал:
[q]
Может быть оно так и выглядит, особенно в эмуляторе, но ... Я уж и не знаю, как еще мне объяснить. Есть ли в природе полная картина поведения сигналов процессора по отношению к фронтам(и переднему и заднему) CLC? Какие-то логи с анализаторов? Простыня на этм вашем Цэ ведь не сразу появилась.
[/q]
Если запустить модель в эмуляторе - можно распечатать осциллограмму состояния всех линий МПИ для циклов шины при выполнении процессором любой последовательности команд с точностью до половины такта CLC.

Модель для эмулятора создана из HDL-исходника процессора 1801ВМ1, полученного путём реверса оригинальной микросхемы.
Mixa
Member


Откуда: Москва
Всего сообщений: 170
Рейтинг пользователя: 0


Ссылка


Дата регистрации на форуме:
8 авг. 2009
MC68k написал:
[q]
желание сделать "специалист" на 1801ВМ1 и РУ5 :)
[/q]
можно на выход видео ОЗУ поставить 4 шт ИР26, в качестве FIFO глубиной 4, поддерживать их заполнение по рубчик в максимально возможном темпе, уступая дорогу обращениям к памяти от процессора, а выбирать в равномерном темпе, на сдвиговый регистр. Глубины 4 должно хватить. Но не Специалист по сложности, да. Хотя и не запредельно сложно, к тому же прикольно (имхо).
andyTh
Гость

Ссылка

Mixa написал:
[q]
4 шт ИР26
[/q]
1804ИР4 :rolleyes: :cool: :biggrin:
Сейчас на форуме
1801BM1
Newbie


Всего сообщений: 78
Рейтинг пользователя: 0


Ссылка


Дата регистрации на форуме:
15 янв. 2015
MC68k написал:
[q]
было похоронено желание сделать "специалист" на 1801ВМ1 и РУ5
[/q]
Зависит от :)
Рассмотрим ситуацию прозрачного доступа к ОЗУ со стороны процессора и видеоконтроллера.
Сначала определяемся с максимально возможным интервалом чтения со стороны видео. Ну, например, у нас строка телевизионная 64 мкс, пусть отображаемая часть 48 мкс, надо 80 знаков в строке - 600 нс цикл. Не реже чем раз в 600 нс нам надо кормить видеоконтроллер прочитанными данными. Теперь берем ВМ1. Чтение я бы стартовал по моменту среза nSYNC - уже имеется адрес, и есть флаг что будет именно чтение. RPLY тупо ставим готовым сразу, а сами данные нам надо выдать не позднее чем через два такта - 400 нс для 5МГц процессора. С записью все просто - стартуем по фронту DOUT с буферизацией, у нас будет не менее двух тактов CLC до следующего ниспадающего nSYNC с возможным чтением (худший вариант) - минимум тоже 400 нс есть. Итого - я бы сделал циклограмму памяти на 200 нс, 400 нс процессора всегда удовлетворим, 600 нс видеоконтроллера тоже, запас для чередования циклов памяти - есть. Может быть даже буферизацию записи удастся выкинуть. Ну, на РУ5 такое не родить (200нс цикл для нее тяжеловат), а на более быстрых 4164 - можно попробовать. Если вдруг захотим выход в синхроформате VGA, то надо или цикл памяти еще ужимать, или ставить какой выходной буфер для удвоения строк.


BTW: Я очень давно делал такой видеоконтроллер с прозрачным доступом для ВМ86-5МГц, туда пошли как раз сименсовские чипы с индексом -10. Сама плата есть, на МГТФ-е собрана, а вот схему надо поискать, утеряна, оно еще до PCAD 4.5 было разработано.
MC68k
Member


Всего сообщений: 165
Рейтинг пользователя: 0


Ссылка


Дата регистрации на форуме:
18 июля 2015
1801BM1 написал:
[q]
Рассмотрим ситуацию прозрачного доступа к ОЗУ со стороны процессора и видеоконтроллера.
[/q]
:thumbup:

1801BM1 написал:
[q]
Ну, например, у нас строка телевизионная 64 мкс, пусть отображаемая часть 48 мкс, надо 80 знаков в строке - 600 нс цикл. Не реже чем раз в 600 нс нам надо кормить видеоконтроллер прочитанными данными.
[/q]
Я заходил немного с другой стороны. Повторю мысль, чтобы не рыться на 27-ми страницах.
Видеоконтроллер читает словами. биты 0-7 - пиксели, биты 8-15 атрибуты.
Пиксельклок 10МГц(орион-128), строка 64мкс по стандарту, значит можно отобразить всего 640 точек(80 символов шириной 8 пикселей). Видимая часть 48мкс(60 символов по 8 пикселей), гашение отдельная история. 64мкс/80=0.8мкс=800нс цикл.
1801BM1 написал:
[q]
Теперь берем ВМ1. Чтение я бы стартовал по моменту среза nSYNC - уже имеется адрес, и есть флаг что будет именно чтение. RPLY тупо ставим готовым сразу, а сами данные нам надо выдать не позднее чем через два такта - 400 нс для 5МГц процессора
[/q]
То есть схема привязки RPLY к CLC постоянно отдает RPLY?
>тут должна быть схема, сейчас найду и добавлю>

1801BM1 написал:
[q]
С записью все просто - стартуем по фронту DOUT с буферизацией, у нас будет не менее двух тактов CLC до следующего ниспадающего nSYNC с возможным чтением (худший вариант) - минимум тоже 400 нс есть. Итого - я бы сделал циклограмму памяти на 200 нс, 400 нс процессора всегда удовлетворим, 600 нс видеоконтроллера тоже, запас для чередования циклов памяти - есть. Может быть даже буферизацию записи удастся выкинуть.
[/q]
800нс в моем случае и отдавать память видеоконтроллеру каждый четвертый такт.

1801BM1 написал:
[q]
Если вдруг захотим выход в синхроформате VGA,
[/q]
HET!

1801BM1 написал:
[q]
BTW: Я очень давно делал такой видеоконтроллер с прозрачным доступом для ВМ86-5МГц, туда пошли как раз сименсовские чипы с индексом -10. Сама плата есть, на МГТФ-е собрана, а вот схему надо поискать, утеряна, оно еще до PCAD 4.5 было разработано.
[/q]
Было бы очень интересно увидеть и железку и схему.
1801BM1
Newbie


Всего сообщений: 78
Рейтинг пользователя: 0


Ссылка


Дата регистрации на форуме:
15 янв. 2015
MC68k написал:
[q]
Видимая часть 48мкс(60 символов по 8 пикселей), гашение отдельная история. 64мкс/80=0.8мкс=800нс цикл.
[/q]
Без 80 символов в строке - залошат :)) Это не тру для PDP-терминала :))
Не хотите рассмотреть вариант на 15МГц пиксель клок? Цикл ОЗУ реализовать за три такта, как раз 200 нс. Для процессора частоту аккуратно (чтобы меандр получить) тоже поделить на 3. И тогда 800 точек в строке легко получаться. ЕМНИП, мой видеоконтроллер давал разрешение 288*800 при клоке 15МГц.
[q]
То есть схема привязки RPLY к CLC постоянно отдает RPLY? >тут должна быть схема, сейчас найду и добавлю>
[/q]
Да, выдавать сразу как DIN/DOUT активировался. Просто по SYNC все таки нельзя.
[q]
800нц в моем случае и отдавать память видеоконтроллеру каждый четвертый такт.
[/q]
Нужно каждые 8 тактов пиксельной скармливать данные. Если цикл памяти три такта пиксельной, то каждые 8 тактов ставить запрос на чтение, и выполнять его сразу как память освободилась. Поскольку память может быть занята процессором всего на один цикл в три такта пикселя, то ждать ее придется не более 2 (если невырулим то 3) тактов пикселя - успеваем до следующего запроса. С процессором аналогично, он будет ждать память не более 3 пиксельных тактов, то есть не более одного своего CPU_CLK. Тоже вроде нормально, успеваем.
[q]
Было бы очень интересно увидеть и железку и схему.
[/q]
А нашлась схема. Древняя, правда, с трудом ее из PCAD4.5 вытащил. Одна из моих первых схем :). Сделана для ВМ88 - 8-битная, монохром, 288*800. Запись буферизируется, процессор не блокируется. С чтением так не получилось - там IORDY снимается. Память таки медленная была 4164-15 (на схеме 41256 нарисовано, это неправда:)), а не -10. Пиксельклок - 15МГц.
1801BM1
Newbie


Всего сообщений: 78
Рейтинг пользователя: 0


Ссылка


Дата регистрации на форуме:
15 янв. 2015
Откопал видеоконтролер. Таки я ошибся дважды - там стоят 41256-10 :)







Еще плата тех же времен - контролер КОП (IEEE-488 или он же GPIB) для Поиск-1:



MC68k
Member


Всего сообщений: 165
Рейтинг пользователя: 0


Ссылка


Дата регистрации на форуме:
18 июля 2015
1801BM1 написал:
[q]
Без 80 символов в строке - залошат :)) Это не тру для PDP-терминала :))
[/q]
Уже пытались, но не тут-то было :) Я же не собираюсь делать очередной ДВК для RT-11. Микроассемблер(не макро!) я уже нашел. Ностальгии по БК/ДВК играм у меня нет - в шахматы я не игрок, а дюну там не придумали.

1801BM1 написал:
[q]
Не хотите рассмотреть вариант на 15МГц пиксель клок?
[/q]
Кварц нераспространенный. Либо 14.318(пека), либо 16МГц(оверклок). Еще 20 можно попробовать, но там уже сильно трассирока будет влиять.

1801BM1 написал:
[q]
А нашлась схема.
[/q]
Спасибо.
1801BM1
Newbie


Всего сообщений: 78
Рейтинг пользователя: 0


Ссылка


Дата регистрации на форуме:
15 янв. 2015
Да то уже не суть важно какой кварц и сколько точек/знаков в строке. Принципиально чтобы цикл памяти укладывался в один так процессора. Вот, кстати, даташит на HYB41256-10 что на моих фото - http://matthieu.benoit.free.fr...B41256.pdf
Подаем RAS, через 50 нс подаем CAS, и еще через 50 нс уже имеем данные на выходе - защелкиваем, снимаем RAS, потом CAS. Как раз за два такта 10 МГц можно такое реализовать. Но все впритык, может быть еще побыстрее микросхемы стоит поискать.
<<Назад  Вперед>> Страницы: 1 2 3 4 5 ... 23 24 25 26 27 * 28 29 30
Печать
Полигон-2 »   Другие архитектуры »   Инопланетные скрижали
RSS

1 посетитель просмотрел эту тему за последние 15 минут
В том числе: 1 гость, 0 скрытых пользователей

Последние RSS
[Москва] LIQUID-Акция. Сливаются разъемы CF
МС7004 и 7004А на AT и XT
Пайка термотрубок
Проммать s478 PEAK 715VL2-HT ( Full-Size SBC)
Подскажите по 386 материке по джамперам.

Самые активные 5 тем RSS