Полигон-2

Вектор прерывания это слово целиком, имеют значение все 15 разрядов.
588ВН1 у меня упрятан за двунаправленный буфер с инверсией и выдает вектор 300, по 7-ми линиям АД, АД8-АД2. Остальные линии буфера на стороне ВН1 ничем не драйвятся, находятся в состоянии высокого импеданса и там присутствует сам собой получившийся потенциал логического нуля, сохраняющийся за счет емкости шины. Ноль этот обусловлен тем, что системная шина (инверсная сторона буфера) притянута к питанию (то есть на ней лог.0 ), в цикле приема вектора ее никто не драйвит и этот лог. 0 передается на неинверсную сторону, разряжая шину со стороны ВН1. По IAKO & DIN буфер переключается, потенциал на шине сохраняется, она начинает чем-то заряжаться, но делает это очень медленно и ноль там сохраняется до конца цикла IACK. То есть, вроде как все детерминировано, но такое положение вещей мне сильно не нравится, удержание потенциала шины в критический момент ее чтения только за счет ее емкости в концепцию ну никак не входит. Я решил проверить, какие разряды ВМ1 воспринимает как вектор прерывания. Расставил ловушки по адресам 1300, 2300, 4300, 10300, 20300, 40300 и 100300. Стал по очереди притягивать линии на неинверсной стороне сопротивлением к питанию. Ловушки срабатывают все. То есть, при выдаче вектора прерывания нужно заботиться о том, чтобы передавались все биты слова без искажения.

Блин, появилась забота, какими средствами это сделать. Возвращаться к подключению "по справочнику"? Тогда получится: АД7 всегда единица, вектора из второй половины таблицы. АД6-АД3 кодируются произвольно. На АД2 завернут VECB, разделяя INT A и INT B. АД1 кодируется нулем с целью удержания потенциала шины. Теперь, с учетом нового понимания, это не просто какой-то мусорный разряд, а разряд, занимающийся удержанием потенциала. Причем этот потенциал программируется , не хухры-мухры. АД0 можно оставить условно-неопределенным, в емкостном нуле. Осталось разобраться со старшей половиной шины. А не подвести ли туда 8 диодов от линии инверсное IAKO & DIN ? Другой вариант - отключить вообще этот буфер по IAKO & DIN . Процессору потенциал сформируется подтяжками на системной шине.
Надо подумать.

P.S. Подумал. После раскидывания узлов по "колокольчикам", остался один ИЛИ-НЕ. Если на него подать /DIN и /IAKI , на выходе получится как раз /OE для "верхнего" буфера. /OE "нижнего" буфера - вечный ноль.

Теперь нужно подключать живой IDE и смотреть, как и что там будет получаться. Задумано два отдельных прерывания на одно устройство, думаю, логично и оправдано. Одно прерывание по готовности устройства, это понятно, дал команду на чтение сектора, ушел по своим делам, прервали, пришел за данными. Другое прерывание по готовности пересылки ПДП. Запустил ПДП, ушел по своим делам, прервали, данными в памяти можно пользоваться (если чтение с диска). Если запись на диск, можно запустить ПДП и ждать прерывания уже от устройства, но прерывание от ПДП тоже может быть полезным для какого-нибудь промежуточного контроля.

Подключил IDE, попробовал читать-записывать сектора. Удивительно, оно работает. Даже получается фишка с автоинкрементом адреса IDE CS0, и даже можно заполнять регистры методом ПДП. Также сделал таймаут шины при обращении от контроллера ПДП, и тоже фурычит, и вполне вменяемое поведение получается. Случился таймаут, сеанс ПДП заканчивается, возникает прерывание, читаем регистр состояния ПДП - там ошибка, все четко.

Вроде можно переносить с макета на схему, но есть шероховатость. Сейчас группы регистров по IDE CS0 и IDE CS1 адресуются своими отдельными линиями CS, и еще есть третья, идущая на запись в индекс-регистр-счетчик, через который адресуется IDE. Как известно, IDE CS1 представляет из себя тот еще костыль, один из множества уродцев из наследия, начало которому положило IBM PC. К тому же с очень малоиспользуемой функцией, и тратить на это чудо целую линию CS как-то не хотелось бы. И возникла идея объединить его с индекс-счетчиком, поместив счетчик в пустующий старший байт. Пусть оба костылика будут на одном CS, один досадный ATAшный и другой, прикольно-полезный.
Высвободившийся CS пойдет на контроллер прерывания, там один из регистров вектора остался неадресованным. Таким образом, неадресованных ресурсов не остается. Это радует. Пошел перепаивать, и смотреть, что получится.

Anonymous написал:

[q]

Mixa написал:

[q]

CS1 представляет из себя тот еще костыль, один из множества уродцев из наследия, начало которому положило IBM PC. К тому же с очень малоиспользуемой функцией

[/q]

Почему малоиспользуемой? Там же не только программный сброс накопителя, там и разрешение прерываний от него.

[/q]

Ну да. Пожалуй. Но все равно костыль.
В общем, баланс вроде нашел, пошел рисовать схему и печатку. Вот думаю, наверное позволю появиться межслойным переходам не на ногах микросхем. Боюсь, без этого уже не получится, микросхем много на поле 8х10 см, еще и разъемы.. От PALок, кстати, выигрыш сомнительный, кроме БИСов простой ТТЛовский набор будет.
Н-да. На фазе начальной мотивации оно как-то симпатичнее и проще представлялось.

Макет сейчас так выглядит. ВП1-065 на другой плате будет.

Случилось чудо. IDE+DMA неожиданно развелся в два слоя без переходов на сигнальных проводниках. Другая плата это терминал на ВП1-065, плюс MAX232, инверторы для него и переключатель режимов. Кроме терминала ничего туда ставить не стал. Много пустого места, ну и ладно, зато развелось мгновенно. До RTC еще не дозрел, а часики там поместились бы. Но решил не заморачиваться с часами и календарем. Хватит и тех заморочек с IDE+DMA.
Платы в производстве, ура.

Mixa написал:

[q]

RSX-11 не хочу (а она вообще комфортна в 32 к слов?). Посматриваю в сторону RT-11, это правильное направление? Периферии достаточно для нее (терминал, диск, таймер 50 Гц)? А вообще, Ксоникс хочу, это мотивирующая цель.

[/q]

Периферии достаточно, но вообще половины памяти маловато и для rt11, это только в BL мониторe работать, даже для SJ/SB - маловато.
Xonix есть под rt11 http://qbus.narod.ru/xonix1.zip такой.