Полигон-2

Дык слушаю, со всем уважением, еще, помнится, в mo.dec на мои глупые вопросы отвечал

Концепция немного меняется. От ВТ1 пока не отказываюсь, ее тормознутость сочетается с общей тормознутостью проекта. Попробую порисовать, чтобы получилось следующее:
Блок УВВ платы IDE с ее DMA и прерываниями занимает 8 ячеек. Они декодируются непосредственно в 8 линий CS ВТ1. Три линии группируются по ИЛИ:
CS0,1,2 -> CS КПДП
CS3 -> CS регистра режима контр. прерываний. Регистры векторов не используются, код вектора задается "механически" на ногах ВН1. Можно переключателями.
CS4 -> IDE_CS0
CS5 -> IDE_CS1
CS6 -> индекс-счетчик адреса регистра для IDE_CS0/1, с возможностью автоинкремента
CS7 -> пустой что ли? Надо подумать, подо что заюзать. Можно под один регистр вектора ВН1, для большей гибкости (а нужна ли она??). Можно под еще че-нть полезное.

Упрощения: убираем хитрое преобразование адресов, убираем необходимость подстановки адреса 0 для IDE в режиме DMA
Усложнения: пока не оценивал, буду рисовать
Бонусы: автоинкремент индекса регистра IDE_CS0 позволяет передавать адресный блок харда и следом команду тоже по ПДП. Удобно же, разложил адрес сектора, написал команду, зарядил ПДП и сказал фас. И дальше оно все само.

Работает не схема, работает концепция. Схема это одно из многих возможных отражений концепции. В этой схеме есть спорные фрагменты, образовавшиеся в результате компромиссов, и в общем случае такое не подлежит тиражированию. Поэтому если схему и выкладывать на всеобщее обозрение, то это в некотором смысле ответственность, и нужно подробным образом, на уровне учебника, разжевывать, почему так делать не рекомендуется. А такое обязательство брать на себя не хочется.

Разрисовал связующую логику для платы IDE с ПДП, между буферизированной шиной МПИ, микросхемами 588 серии и шиной IDE. В соответствии с текущим пониманием тонкостей работы используемых экземпляров 588-й серии. Структура этой логики заметно отличается от того, к чему привык, разрисовывая подобное для 580, 1810, Z80. А привык к тому, что обычно получается экономно и в некотором смысле эффектно. Сейчас об эффектности речи нет, лишь бы уместилось компактно. В общем, результат где-то на троечку, но по-другому и не получается. Симпатичная программная модель не всегда означает, что электрическая реализация тоже на высоте. Все-таки, шина МПИ на выводах микросхем это проблема, если вдруг возникает необходимость в буферизаци или еще какой коррекции. Из микросхем нужно было выводить заготовку шины и сигналы управления шинными буферами. Чтоб и между собой на плате стыковалось, и чтоб межплатной шиной управлять. Но, имеем то, что есть, без вариантов.

Вот что получается по предварительной прикидке:
- Самая нерегулярная часть связующей логики помещена в одну ХЛ4. Но нерегулярны только четыре сигнала, остальные 4 выхода это очень простые функции от входов, типа 2И или даже просто НЕ. Ресурс израсходован неэффективно, нерегулярность и та простая, ну и хрен с этим, зато один корпус.
- ЛИ1 для формирования 4 сигналов как функция ИЛИ в отрицательной логике.
- ЛЛ1 для формирования 2 сигналов как ф-ция И в отрицательной логике, и два повторителя.
- 561ТВ1, формирование запросов на ПДП по протоколу чередования циклов ПДП и ЦП, и генерация таймаута шины в цикле ПДП.
- ИЕ7 индексный регистр-счетчик для адресации IDE.
- две RC-цепочки для формирования задержек.
- три диода, ф-ция ИЛИ в отрицательной логике, усиленная повторителем на четвертинке ЛЛ1. Почему не 3И ? Да потому что и так все вразнос пошло, раз уж RC-цепи появились, не-ТТЛ серия, то и это можно. Гулять так гулять.

У ИЕ7 +1 считает задники обращений по IDE CS0. На -1 заведен старший разряд, запрещая счет, если там 0. То есть, получилось:
- Разряды 0-2 адрес, разряд 3 разрешение автоинкремента.
- Автоинкрементируются только обращения к IDE CS0. (и в циклах ПДП тоже)
- Автоинкремент автоматически запрещается после обращения по адресу 111, новый адрес при этом 000. То есть, если заполнение адресной инфы и команда на чтение делаются с автоинкрементом, то для чтения буфера данных адрес выставлять не требуется. Это удобно.

Если ИЕ7 заработает так, как написано, то это будет достаточной компенсацией за шероховатость остального. И если 561ТВ1 оправдает надежды, на него возлагаемые, то это будет еще лучше. ТВ1 там запланирован, потому что не требует вообще никакой обвязки, стыкуется со всеми сигналами сам. Концепция вроде бы спасена, угроза отведена.

Теперь все это нужно будет отмакетировать и подтвердить концепцию.

andyTh написал:

[q]

Может быть тогда вписалась бы и к примеру EPM7128?

[/q]

Это шаг к тому, чтоб все сделать резиновым и безалкогольным, внутри фпгашки.
7128 у меня вроде даже где-то валяются приготовленными, но там были идеи относительно 1806ВМ2. Может и пробьет когда на безумие. Но только после этого безумия.

andyTh написал:

[q]

а где задержки поставили?

[/q]

Одна отсчет таймаута шины в цикле ПДП, другая задержка READY в ответ на IOWR от DMA контроллера в сторону девайса, с целью уширения этого IOWR. Если READY заземлить (всегда активен), то строб IOWR коротким получается, 100 нан или менее. Не помню, проглатывает такое IDE или нет, но некомфортно, увеличиваю до 200-250.

ЗЫ EPM7128, говорите? 128 триггеров? На ней одной имхо можно сваять контроллер IDE вместе с ПДП и интерфейсом МПИ с прерываниями. И еще какую-нибудь свистелку. Но туда сразу просится до кучи и интерфейс ОЗУ, ПЗУ, начальный пуск. Т.е. ВМ1, эта CPLDшка, ОЗУ, ПЗУ, IDE, еще-что-то, и все на маленькой плате. Но тогда ВМ1 выпадает из концепции, ВМ2 кмоповский более гармонирует.

Mixa написал:

[q]

Какой из двух лучше?

[/q]

Критерий истины - практика. Берем микросхему, впаиваем, берем осциллограф, смотрим. Сачала КР561ТВ1А.
КПДП программируется на пересылку блока из 3 слов.
SACK, SYNC, RPLY и DMA_Active. (У 588ВТ2 он называется EM, похоже на Enable Memory, но со смысловой привязкой беда, какая Memory и почему Enable). КПДП переводится в активное состояние по команде от процессора, это вызывает установку DMA_Active. Окончание пересылки блока индицируется снятием DMA_Active.

Циклы DMA не начинаются, пока не появится запрос DMA_RQ. Эти запросы и их снятие формируются синхронно с установкой SYNC, запрашиваются в цикле ЦП, снимаются в цикле ПДП. Такой алгоритм обеспечивает чередование циклов ПДП и процессора. Формируются они как раз этим самым ТВ1.


На первый взгляд все хорошо, но если посмотреть на окончание ПДП с увеличением, то будет видно вот что. Это снятие DMA_Active:


А это снятие DMA_RQ. Оно задержано относительно синхронизирующего спада SYNC почти на 300 нс и находится в опасной близости от снятия DMA_Active. Опасной потому, что если еще немного повременить со снятием DMA_RQ, то это будет воспринято как запрос на пересылку следующего блока. DMA_Active при этом останется активным и начнется пересылка блока длиной 65536 слов. Заряд такой мощности способен дважды уничтожить весь мир и прощай Hello, world!


Играть со спичками рядом с ядерным детонатором не хочется, поэтому пришлось раздобыть КР1561ТВ1. И сразу обозначилась разрядка международной напряженности, задержка уменьшилась раза в три и отошла от опасной черты:


К тому же наклон фронтов ТВ1 перестал контрастировать с сигналами от ВМ1, поэтому правильный ответ - КР1561ТВ1. Ставим галочку.

Хотя, казалось бы, при взгляде с высоты птичьего полета, картина как бы и не поменялась:


Семафор открыт, продолжение будет.