Полигон-2

Я сам нуб. И нихрена не знаю. Но что знаю - скажу. Например, про кактус. Скачивается совершенно свободно с официального сайта https://www.intel.com/content/...enter.html . Правда зарегаться надо, но дело минутное. Там если выбрать вкладку "Select by Device" и затем MAX series - MAX 3000A, то видим, что последний кактус, который поддерживает сабж - 13.0, Service Pack 1. Но я использую Quartus II 9.1 sp2 Web Edition - вполне хватает, хоть и компилирует одним ядром процессора, а не многопоточно, как крякнутые кактусы. Ну да мне не влом лишние ~10 секунд подождать. Умеет и схемно рисовать, и Verilog. Впрочем, наверное и 13 версия умеет схемно рисовать.

Про ISA и код на Verilog.... Если вдруг интересно, можете почитать мои потуги создать контроллер SD-карт на EPM3032 тут: http://www.nedopc.org/forum/viewtopic.php?f=87&t=18519 Начинал было со схемного рисования, но в итоге переключился на Verilog. WARNING! Скорее всего говнокод и так делать нельзя. Там много воды и мистики, но в итоге как-то это чудо все-таки заработало, только с небольшой скоростью (тактировалось от CLK сигнала - 8МГц, значит на SPI шло ~4МГц). Все попытки переключится на тактирование от OSC (18МГц) заканчивались дичайшими глюками, потому что не получалось синхронизироваться с машинными тактами и впихнуть в эти несчастные 32 ячейки нормальный конечный автомат. Но от CLK вполне себе работало. Вот тут тесты скорости: topic/27749

Сейчас же собрал себе новую игрушку: http://www.phantom.sannata.ru/...5#pp465565 . Только еще допаял на плату семисегментные индикаторы, 3.5" аудио-джек, ну и SD конечно.



Пока делаю именно анализатор, но в дальнейшем хочу попробовать Covox и наконец уже SD-карточку с человеческой скоростью с нормальным конечным автоматом. Все-таки 256 ячеек это не 32.

А, вообще, justontime очень хорошо шарит в теме, и насоздавал уже кучу всяких устройств с FPGA для ISA. Жаль только, что как-то код не очень всем показывает, а я бы например очень хотел посмотреть на реализацию Covox по части PWM. С какой скоростью сэмплировать и тд. С примерами оно лучше как-то.

Вот еще моя старая статья
https://habr.com/post/277947/
Там конечно много (тупого) троллинга и после всех переездов Хабра и Гикмаймса еле ее нашел.

Если вдруг сюда забредет кто-то из ПЛИСоводов, просьба помочь с вопросами:

Проект на Max3000A EPM3064, Quartus 9.1 web, Verilog.

1. Какие должны быть подтягивающие резисторы для пинов JTAG (на самом проектируемом устройстве)? Использование внешнего КонфПЗУ не подразумевается. Программируется непосредственно ПЛИС и только она.
В готовых схемах нашел варианты:
первый - все пины вешаются через резисторы 1кОм на Vcc (+3,3В),
второй - все на Vcc, кроме TCK, который на GND.
Как правильно? Где об этом почитать? Гугл ничего не выдал (или не так искал).
2. Как правильно использовать Global Reset? Нужно ли что-то дополнительно указывать Квартусу или просто вручную сделать цепь инициализации каждого триггера и назначить её пину "Global Clear"?
3. Аналогичный вопрос по использованию Global Clock.

P.S. Просьба к модератору переименовать тему в "Вопросы, связанные с применением ПЛИС".