Полигон-2

ATauenis написал:

[q]

сгорит - не жалко.

[/q]

Да Вы что, раритетище такое!
Я планок меньше 32Мб даже в руках никогда не держал.
Выставьте на ибее - улетит!)))

Rio444 написал:

[q]

Да Вы что, раритетище такое!
Я планок меньше 32Мб даже в руках никогда не держал.
Выставьте на ибее - улетит!)))

[/q]

А что за ценность в планках 16МБ?
У меня такая валяется, вроде 16 метров была (ну, или так определялась). 16 чипов

alexmaj467 написал:

[q]

Картинки вставлю просто ссылкой чтоб не гадить изображением, информация из GPU-Z говорит что есть SDRAM.
https://d1ebmxcfh8bf9c.cloudfr...48997.jpeg
https://d1ebmxcfh8bf9c.cloudfr...33673.jpeg

[/q]

Ну не знаю даже. Может там имеется в виду "SDR DDR"? DDR она ведь тоже синхронная.
Или глюк GPU-Z какой-то.

radical написал:

[q]

А что за ценность в планках 16МБ?

[/q]

Я там смайлик поставил. Но реально не помню, чтобы такие попадались. Даже в моём первом компе в 1998 году была одна планка 32Мб.

P.S. Сейчас порылся в своих запасах. Нашел несколько планок PC100 32Мб. 16Мб - ни одной. Скорее всего их выбрасывали первыми.))))

radical написал:

[q]

У меня такая валяется, вроде 16 метров была (ну, или так определялась). 16 чипов

[/q]

1Mbit x 8 I/O x 2 Bank
IBM0316809CT3D

alexmaj467 написал:

[q]

Сейчас посмотрел по схеме на Tusl2-C ...

[/q]

Ну чипсет там 815EP, а все i815 плотность 256M поддерживают.


alexmaj467 написал:

[q]

Все контакты A(0-11) попадают на мост и больше ни куда и ни к одному нет подводки ни чего.
Контакт A12 тоже попадает на мост но есть подводка через резистор какого-то вольтажа.

[/q]

Раз 256M поддерживается - то все 13 линий адреса на месте, и A12 трогать не стОит...


alexmaj467 написал:

[q]

Нужно посмотреть наверное даташит на мост и если там нет ограничений, то может попробовать выпаять этот резистор чтоб было также как и остальные контакты A.

[/q]

Доки на чипсет почитать конечно же полезно, см. ниже.
А вот насчет схемы - инженерам Асуса, полагаю, виднее и ставить "лишние" детали резону нет.


alexmaj467 написал:

[q]

Если будет желание у меня то попробую, перед тем как на полку положу, увидит ли мою память 512 с организацией 64 Meg x 4 (16 Meg x 4 x 4 banks) 64M4.

[/q]

Т.е. микросхемы на 4 бита данных ?
Примечание из документа Интел выше уже приводил, плюс там в таблице из 22 вариантов нет ни одного на х4 чипах...
Это что, новодел на серверных чипах??? Тогда можно получить "For amd only"и половину емкости, обсуждали уже:
Увеличение объёма модулей памяти


alexmaj467 написал:

[q]

Посмотрел схему материнки с 820 Интелом , 126 контакт памяти идёт на мост без всяких подводок.

[/q]

Если чипы там действительно 16 Meg x 4 bits x 4 banks, то вопрос будет не в А12, а вот в этом:

Для чипов 32M x 8 bits x 4 Banks (256 Mbit SDRAM, которые обычно на 512МБ планки ставят) задействованы
RAS = RA0 to RA12, CAS = CA0 to CA9 (13 x 10); BS = BA0, BA1.

А для чипов 64M x 4 bits x 4 Banks (тоже 256 Mbit SDRAM) задействованы
RAS = RA0 to RA12, CAS = CA0 to CA10 (13 x 11); BS = BA0, BA1.

А это вопросы к чипсету, да и БИОСе ограничения могут быть...