Полигон-2

Давненько есть идея изготовить переходник для 72-пиновых СИММов, что б их можно было вставлять вместо 30-пиновых.
Потихоньку собираю сведения.
Тут в руки попал "обратный" девайс. Работает, но возникли кое-какие вопросы:
1. Сигналы #RAS объединены попарно. Т.е. с платы (72-пин) берутся только "чётные" сигналы, а на соседних модулях (30-пин) они объединены (0+1; 2+3). Что это за особенность?
2. Все сигналы #RAS, #CAS, а также #WE, сперва подаются на элементы "2И", а затем ещё и через последовательные резисторы 33Ом. На второй вход логических элементов подаётся Vcc. Т.е. получается, что пока питание не достигнет номинала, на линиях активные уровни. Нафига? И зачем резисторы?
3. Все адресные линии (A12 не задействована) подаются через триггеры Шмидта. Опять-таки, зачем огород?

Dmitry Dubrovenko Резисторы по 30 ом - антизвонные, переход от TTL в NMOS/CMOS. Рекомендуется.

У меня есть точно такой же девайс, без микросхем вообще. IMHO производитель перестраховался.

batman написал:

[q]

Для банка звуков в AWE32

[/q]

Эта штука мне давно известна. Только она - для 16-разрядных систем, а я делаю "упор" на 32-разрядные. И, кстати, там тоже ни одной буфферной микросхемы нет.


0leg написал:

[q]

А ЭТО

[/q]

Жуть какая. Я такие схемы не воспринимаю.
Хотя в теоретической части есть полезная инфа, хотя какая-то она путанная.
Например, объединены #RAS0 и #RAS1. Что я чётко понял, так это, что существуют модули, у которых сигналы #RAS объединены попарно, а также, у которых - нет.

Но что упомянул автор, и про что я забыл, так это - контроль чётности.
У 30-пиновых, вход и выход данного бита (чётности) раздельные. Кроме того, имеется дополнительный сигнал управления #PCAS.
У 72-пиновых, просто один пин данных, и всё.
В имеющимся переходнике, все пины данных объединены, а сигнал #PCAS запараллелен с #CAS.
А вот обратная операция видимо невозможна (во всяком случае, я себе пока не представляю), поэтому, видимо действительно, контроль чётности придётся исключить.

Другой вопрос - оформление. В/у автор предлагает выпаивать 30-пиновые колодки, и вместо них впаивать что-то новое (жаль фото нет). Я же вижу, что это должен быть просто модуль-переходник, который можно вставлять в любую плату. И вот тут есть варианты.
То ли это будет основной модуль, с 30-пиновым разъёмом, на котором будут крепиться 72-пиновые, плюс три выносных 30-пиновых "хвоста",
то ли "хвостов" будет четыре, а основной блок будет отдельным, пятым модулем.
В первом варианте возможны проблемы с вертикальными габаритами, а во втором, надо куда-то крепить основной модуль.

aT написал:

[q]

Вопрос длины проводов, правда, возникает

[/q]

Вот то-то и оно.

И всё-таки, кто просветит, чем чревато отсутствие контроля чётности? В смысле, что это такое мне хорошо известно. Имеется ввиду отсутствие именно на переходнике.

0leg написал:

[q]

У тебя много СИММов с контролем чётности?

[/q]

Если честно, никогда не задавался этим вопросом.

74ALS00 написал:

[q]

всё сдуть с 4х 30х sim'ов и шлейфом подпаять к 72-разъёму

[/q]

Я примерно то же и говорил. Получается вариант с дополнительным модулем, только менее "цивилизованно". Плюс к тому, я собирался несколько 72-пиновых использовать.
А сдуваются они элементарно феном (во всяком случае у меня). Вот что мне пока плохо удаётся снимать, это - DIMM'ы и ISA.


74ALS00 написал:

[q]

"1 шт 30 к 1 шт.

[/q]

Тогда, таких переходников 4 штуки надо будет. Где экономия? Наоборот, 3/4 ёмкости пропадают.

aT У меня есть модули с двумя чипами. Материнки с ними работают нормально.

Чёй-то, "либо лыжи не едут, либо я - ..."
Почитал тут ещё инфы. Пишут, что у тех 72-пиновых модулей, где матрица не "квадратная" (2-8-32, и т.д. Mb), используются все четыре #RAS, а у тех, где "квадратная" (1-4-16, и т.д. Mb), #RAS1 и #RAS3 не используются, и этим достигается "дискретность объёма" модулей 2, а не 4.
Прозвонил я пару модулей. Действительно, всё так, как написанно, у "квадратных" модулей, вместо #RAS1/3 используются те же #RAS0/2. Но вот чего не могу понять, каким образом это влияет на объём памяти? Адресные-то линии, как были, так и есть.

Далее прозвонил "однобанковую" мамку 386DX-40. Оказалось, что помимо запараллеленых #RAS0-#RAS1 и #RAS2-#RAS3, также запараллелены #CAS0-#CAS1 и #CAS2-#CAS3. Также соединены и соответствующие #CAS и #PCAS (правда, насчёт поддержки данной мамкой контроля чётности ничего не известно). А ещё оказалось, что все сигналы #WE раздельны, так что создание сабжа встало под большой вопрос.
Можно, конечно, "пойти другим путём", и не "раскидывать" банки 72-пинового модуля по четырём 30-пиновым модулям, а использовать их все в один (типа, как в упоминавшейся доработки для AWE-32, только там делали 16-битные, а надо сделать 8-ми). Так сказать, не "по горизонтали", а "по вертикали". Однако, такой метод требует четырёх одинаковых 72-пиновых модулей, и довольно большое количество элементов обвязки.

Попутно возник вопрос, а зачем надо на 386 более 8Mb RAM?

И ещё возник более "глубокий" вопрос. Получается, что шина данных только называется 32-битной, а на самом деле используется сегментами. Так что ли?

alecv, Вы случайно не программист?
Каким образом самостоятельное изготовление (я понимаю, Вы именно это предлагаете?) 30-пиновых СИММов поможет разобраться с функционированием шины данных x86 процессора? Я уже молчу про себестоимость.

alecv написал:

[q]

41с17400

[/q]

Может быть всё-таки 71c17400?
Кстати, где это их изобилие?

alecv написал:

[q]

Могу показать фотки

[/q]

Вы мне лучше покажите, где такие модули продаются (с гарантией работоспособности)?
Или речь о 72-пиновых СИММах?

Dmitry Dubrovenko написал:

[q]

Именно

[/q]

Ну, этого и у меня имеется.

Со структурой модулей, кажись понял, но надо ещё одну вещь проверить.