Полигон-2

красавчек! Ну и написал...
выясни, что там за камни хотя бы Интересно ж!

этот чтоли взял ?

http://www.avito.ru/items/mosk...u_21134271

собрал в кучу,

для предварительного запуска установил две прцессорные платы, плату с винтами. три БП. и плату тактовых генераторов с ком портами

в отладочном режиме запуск дал вот что

[q]

Hardware Power ON

@(#) Ultra Enterprise 3.2 Version 11 created 1997/11/20 14:17
CPU = 0000.0000.0000.0000
Probing keyboard Done

0,0>
0,0>@(#) POST 3.7.3 1997/11/20 17:41
0,1>
0,0>
SelfTest Initializing (Diag Level 10, ENV 0000ff01) IMPL 0011 MASK 11
0,1>@(#) POST 3.7.3 1997/11/20 17:41
0,0>Board 0 CPU FPROM Test
0,1>
SelfTest Initializing (Diag Level 10, ENV 00000000) IMPL 0011 MASK 11
0,0>Board 0 Basic CPU Test
0,0> Set CPU UPA Config and Init SDB Data
0,0>\tSRAM Mode = 22, Clock Mode = 4:1, PCON = 6b3, MCAP = 0
0,0>Board 0 MMU Enable Test
0,0> DMMU Init
0,0> IMMU Init
0,0> Mapping Selftest Enabling MMUs
0,0>Board 0 Ecache Test
0,0> Ecache Probe
0,0> Ecache Tags
0,1>Board 0 CPU FPROM Test
0,1>Board 0 Basic CPU Test
0,1> Set CPU UPA Config and Init SDB Data
0,1>\tSRAM Mode = 22, Clock Mode = 4:1, PCON = 6b3, MCAP = 0
0,1>Board 0 MMU Enable Test
0,1> DMMU Init
0,1> IMMU Init
0,1> Mapping Selftest Enabling MMUs
0,1>Board 0 Ecache Test
0,1> Ecache Probe
0,1> Ecache Tags
0,0> Ecache Quick Verify
0,1> Ecache Quick Verify
0,0> Ecache Init
0,1> Ecache Init
0,0> Ecache RAM
0,1> Ecache RAM
0,0> Ecache Address Line
0,0> Configure Ecache Limit
0,0>Ecache Size = 00400000, Limited to 00400000
0,0>Board 0 FPU Functional Test
0,0> FPU Enable
0,0>Board 0 Board Master Select Test
0,0> Selecting a Board Master
0,0>Board 0 FireHose Devices Test
0,1> Ecache Address Line
0,1> Configure Ecache Limit
0,1>Ecache Size = 00400000, Limited to 00400000
0,1>Board 0 FPU Functional Test
0,1> FPU Enable
0,1>Board 0 Board Master Select Test
0,1> Selecting a Board Master
0,0>Board 0 Address Controller Test
0,0> AC Initialization
0,0> AC DTAG Init
0,0>Board 0 Dual Tags Test
0,0> AC DTAG Init
0,0>Board 0 FireHose Controller Test
0,0> FHC Initialization
0,0>Board 0 JTAG Test
0,0> Verify System Board Scan Ring
0,0>Board 0 Centerplane Test
0,0> Centerplane Join
0,0>Setting JTAG Master
0,0>Clear JTAG Master
0,0>Board 0 Setup Cache Size Test
0,0> Setting Up Cache Size
0,0>Board 0 System Master Select Test
0,0> Setting System Master
0,0>POST Master Selected (JTAG,CENTRAL)
0,0>Board 16 Clock Board Test
0,0> Clock Board Initialization
0,0> Clock Board Temperature Check
0,0>Board 16 Clock Board Serial Ports Test
0,0>Board 16 NVRAM Devices Test
0,0> M48T59 (TOD) Init
0,0>WARNING TOD Stopped or testmode, resetting TOD registers to 0
0,0>ERROR: TEST=NVRAM Devices,SUBTEST=M48T59 (TOD) Init ID=8.1
0,0>Component under test: Board 16 Firehose Bus
0,0>TODC battery is low bit set
0,0>Board 0 System Board Probe Test
0,0> Probing all CPU/Memory BDA
0,0> Probing System Boards
0,0> Probing CPU Module JTAG Rings
0,0>Setting System Clock Frequency
0,0>\tCPU Module mid 0 Checked in OK (speed code = 4)
0,0>\tCPU mid 1 Version=00170011.11000507
0,0>\tCPU Module mid 1 Checked in OK (speed code = 4)
0,0>\tCPU mid 4 Version=00170011.11000507
0,0>\tCPU Module mid 4 Checked in OK (speed code = 4)
0,0>\tCPU mid 5 Version=00170011.11000507
0,0>\tCPU Module mid 5 Checked in OK (speed code = 4)
0,0> ******** Clock Reset - retesting
0,0>System Frequency (MHz),fcpu=248, fmod=124, fsys=82, fgen=496
0,0>
0,0>@(#) POST 3.7.3 1997/11/20 17:41
0,1>
0,0>
SelfTest Initializing (Diag Level 40, ENV 0000ff81) IMPL 0011 MASK 11
0,1>@(#) POST 3.7.3 1997/11/20 17:41
0,0>Board 0 CPU FPROM Test
0,1>
SelfTest Initializing (Diag Level 40, ENV 0000ff81) IMPL 0011 MASK 11
0,0> CPU/Memory Board FPROM Checksum Test
0,1>Board 0 CPU FPROM Test
0,1> CPU/Memory Board FPROM Checksum Test
0,0>Board 0 Basic CPU Test
0,0> FPU Registers and Data Path Test
0,0> Instruction Cache Tag RAM Test
0,1>Board 0 Basic CPU Test
0,1> FPU Registers and Data Path Test
0,1> Instruction Cache Tag RAM Test
0,0> Instruction Cache Instruction RAM Test
0,1> Instruction Cache Instruction RAM Test
0,1> Instruction Cache Next Field RAM Test
0,0> Instruction Cache Next Field RAM Test
0,1> Instruction Cache Pre-decode RAM Test
0,0> Instruction Cache Pre-decode RAM Test
0,1> Data Cache RAM Test
0,0> Data Cache RAM Test
0,1> Data Cache Tags Test
0,1> DMMU Registers Access Test
0,1> DMMU TLB DATA RAM Access Test
0,1> DMMU TLB TAGS Access Test
0,1> IMMU Registers Access Test
0,1> IMMU TLB DATA RAM Access Test
0,1> IMMU TLB TAGS Access Test
0,0> Data Cache Tags Test
0,1> Set CPU UPA Config and Init SDB Data
0,1>\tSRAM Mode = 22, Clock Mode = 3:1, PCON = 6b3, MCAP = 0
0,1>Board 0 MMU Enable Test
0,1> DMMU Init
0,1> IMMU Init
0,1> Mapping Selftest Enabling MMUs
0,1>Board 0 Ecache Test
0,1> Ecache Probe
0,1> Ecache Tags
0,0> DMMU Registers Access Test
0,0> DMMU TLB DATA RAM Access Test
0,0> DMMU TLB TAGS Access Test
0,0> IMMU Registers Access Test
0,0> IMMU TLB DATA RAM Access Test
0,0> IMMU TLB TAGS Access Test
0,0> Set CPU UPA Config and Init SDB Data
0,0>\tSRAM Mode = 22, Clock Mode = 3:1, PCON = 6b3, MCAP = 0
0,0>Board 0 MMU Enable Test
0,0> DMMU Init
0,0> IMMU Init
0,0> Mapping Selftest Enabling MMUs
0,0>Board 0 Ecache Test
0,0> Ecache Probe
0,0> Ecache Tags
0,1> Ecache Quick Verify
0,1> Ecache Init
0,0> Ecache Quick Verify
0,0> Ecache Init
0,1> Ecache RAM
0,1> Ecache 6N RAM Pattern Test
0,0> Ecache RAM
0,0> Ecache 6N RAM Pattern Test
0,1> Ecache Address Line
0,1> Configure Ecache Limit
0,1>Ecache Size = 00400000, Limited to 00400000
0,1>Board 0 FPU Functional Test
0,1> FPU Enable
0,1>Board 0 Board Master Select Test
0,1> Selecting a Board Master
0,0> Ecache Address Line
0,0> Configure Ecache Limit
0,0>Ecache Size = 00400000, Limited to 00400000
0,0>Board 0 FPU Functional Test
0,0> FPU Enable
0,0>Board 0 Board Master Select Test
0,0> Selecting a Board Master
0,0>Board 0 FireHose Devices Test
0,0> PROM Datapath Test
0,0> FHC CPU SRAM Test
0,0>Board 0 Address Controller Test
0,0> AC Registers Test
0,0> AC Initialization
0,0> Memory Registers Test
0,0> Memory Registers Initialization Test
0,0> AC DTAG Init
0,0>Board 0 Dual Tags Test
0,0> AC DTAG Test
0,0> AC DTAG Init
0,0>Board 0 FireHose Controller Test
0,0> FHC Initialization
0,0>Board 0 JTAG Test
0,0> Verify System Board Scan Ring
0,0>Board 0 Centerplane Test
0,0> Centerplane and Arbiter Check Test
0,0>Setting JTAG Master
0,0>Clear JTAG Master
0,0> Centerplane Join
0,0>Setting JTAG Master
0,0>Clear JTAG Master
0,0>Board 0 Setup Cache Size Test
0,0> Setting Up Cache Size
0,0>Board 0 System Master Select Test
0,0> Setting System Master
0,0>POST Master Selected (JTAG,CENTRAL)
0,0>Board 16 Clock Board Test
0,0> Clock Board Registers Test
0,0> Clock Board Initialization
0,0> Clock Board Temperature Check
0,0>Board 16 Clock Board Serial Ports Test
0,0> 85C30 Register Test
0,0> 85C30 Serial Ports Test
0,0>\tKeyboard Loopback
0,0>\tMouse Loopback
0,0>\tSerial Port B Loopback
0,0>\tRemote Serial Port A Loopback
0,0>\tRemote Serial Port B Loopback
0,0>Board 16 NVRAM Devices Test
0,0> M48T59 (TOD) Init
0,0>ERROR: TEST=NVRAM Devices,SUBTEST=M48T59 (TOD) Init ID=8.1
0,0>Component under test: Board 16 Firehose Bus
0,0>TODC battery is low bit set
0,0> M48T59 (TOD) Functional Part 1 Test
0,0> NVRAM(Non-Destructive) Test
0,0>Board 0 System Board Probe Test
0,0> Probing all CPU/Memory BDA
0,0> Probing System Boards
0,0> Probing CPU Module JTAG Rings
0,0>Setting System Clock Frequency
0,0>\tCPU Module mid 0 Checked in OK (speed code = 4)
0,0>\tCPU mid 1 Version=00170011.11000507
0,0>\tCPU Module mid 1 Checked in OK (speed code = 4)
0,0>\tCPU mid 4 Version=00170011.11000507
0,0>\tCPU Module mid 4 Checked in OK (speed code = 4)
0,0>\tCPU mid 5 Version=00170011.11000507
0,0>\tCPU Module mid 5 Checked in OK (speed code = 4)
0,0>System Frequency (MHz),fcpu=248, fmod=124, fsys=82, fgen=496
0,0>Re-mapping to Local Device Space
0,0>Begin Central Space Serial Port access
0,0>Enable AC Control Parity
0,0>Hotplug Trigger Test
0,0>Init Counters for Hotplug
0,0>Board 0 Cross Calls Test
0,0> Cross Calls Test
0,0>Displaying PROM Versions
0,0>Slot 0 CPU/Memory OBP 3.2.11 1997/11/20 14:17 POST 3.7.3 1997/11/20 17:41
0,0>Slot 2 CPU/Memory OBP 3.2.11 1997/11/20 14:17 POST 3.7.3 1997/11/20 17:41
0,0>Board 0 Environmental Probe Test
0,0> Environmental Probe
0,0>Checking Power Supply Configuration
0,0>Power is more than adequate, load 2 ps 2
0,0>Reconfig memory due to DIAG_LEVEL
0,0>Board 0 Probing Memory SIMMS Test
0,0> Probe SIMMID
0,0>\tPopulated Memory Bank Status
0,0>\t\tbd #\tSize\tAddress\tWay\tStatus
0,0>\t\t0\t256\t\t\tNormal
0,0>\t\t2\t256\t\t\tNormal
0,0>Board 0 Memory Configuration Test
0,0> Memory Interleaving
0,0>\tTotal banks with 8MB SIMMs = 0
0,0>\tTotal banks with 32MB SIMMs = 2
0,0>\tTotal banks with 128MB SIMMs = 0
0,0>\tTotal banks with 256MB SIMMs = 0
0,0>\tOverall memory default speed = 60ns
0,0>Do OPTIMAL INTLV
0,0>\tBoard 0 AC rev 5 RCTIME = 0 (Tras 71)
0,0>\tBoard 2 AC rev 5 RCTIME = 0 (Tras 71)
0,0> Memory Refresh Enable
0,0>Board 0 SIMMs Test
0,0> MP Memory SIMM Clear
0,0>\tMemory Size is 512Mbytes
0,0>\t CPU MID 1 clearing 00000000.00004000 to 00000000.08000000
0,0>\t CPU MID 4 clearing 00000000.08000000 to 00000000.10000000
0,0>\t CPU MID 5 clearing 00000000.10000000 to 00000000.18000000
0,0>\t CPU MID 0 clearing 00000000.18000000 to 00000000.20000000
0,0>\t CPU MID 0 clearing 00000000.00000000 to 00000000.00004000
0,0> Memory Walking Rows and Columns Test
0,0> MP Memory SIMM (6N RAM Patterns) Test
0,0>\tMemory Size is 512Mbytes
0,0>\t CPU MID 1 testing 00000000.00000000 to 00000000.08000000
0,0>\t CPU MID 4 testing 00000000.08000000 to 00000000.10000000
0,0>\t CPU MID 5 testing 00000000.10000000 to 00000000.18000000
0,0>\t CPU MID 0 testing 00000000.18000000 to 00000000.20000000
0,1>\tData Access Error from address 00000000.000016d0
0,1> tl tt tstate tpc tnpc
0,1> 01 63 00000099.80001604 0000003f.8fc00114 0000003f.8fc00118
0,1>\tAFSR 00000000.00100000 AFAR 00000000.000016d0
0,0>\tData Access Error from address 00000000.18000150
0,1>\t(CE) Correctable ECC Error
0,0> tl tt tstate tpc tnpc
0,1>\tSDBH = 00000000.00000000 SBDL = 00000000.0000018f
0,0> 01 63 00000099.15001606 0000003f.8fc00114 0000003f.8fc00118
0,1>\tSDB Low Data Bit 43
0,0>\tAFSR 00000000.00100000 AFAR 00000000.18000150
0,1>\tUPA Data Bit 43 \t(CE) Correctable ECC Error
0,1>(DC U1500)
0,0>\tSDBH = 00000000.00000000 SBDL = 00000000.0000018f
0,1>\tData was sourced from Board 2 \tSDB Low Data Bit 43
0,1>SIMM J3200
0,0>\tUPA Data Bit 43 (DC U1500)
0,0>\tData was sourced from Board 2 SIMM J3200
0,0>\t Aborting MID 1 ...
0,0>\t Aborting MID 4 ...
0,0>\t Aborting MID 5 ...
0,0> MP Memory SIMM (moving inverse) Test
0,0>\tMemory Size is 512Mbytes
0,0>\t CPU MID 1 testing 00000000.00000000 to 00000000.08000000
0,0>\t CPU MID 4 testing 00000000.08000000 to 00000000.10000000
0,0>\t CPU MID 5 testing 00000000.10000000 to 00000000.18000000
0,0>\t CPU MID 0 testing 00000000.18000000 to 00000000.20000000
0,0>\tData Access Error from address 00000000.18000350
0,0> tl tt tstate tpc tnpc
0,0> 01 63 00000099.15001606 0000003f.8fc000e0 0000003f.8fc000e4
0,0>\tAFSR 00000000.00100000 AFAR 00000000.18000350
0,0>\t(CE) Correctable ECC Error
0,0>\tSDBH = 00000000.00000000 SBDL = 00000000.0000018f
0,0>\tSDB Low Data Bit 43
0,0>\tUPA Data Bit 43 (DC U1500)
0,0>\tData was sourced from Board 2 SIMM J3200
0,0>\t Aborting MID 1 ...
0,0>\t Aborting MID 4 ...
0,0>\t Aborting MID 5 ...
0,0>Memory Reconfiguration due to SIMM Failures
0,0>Board 0 Memory Configuration Test
0,0> Memory Interleaving
0,0>\tTotal banks with 8MB SIMMs = 0
0,0>\tTotal banks with 32MB SIMMs = 1
0,0>\tTotal banks with 128MB SIMMs = 0
0,0>\tTotal banks with 256MB SIMMs = 0
0,0>\tOverall memory default speed = 60ns
0,0>Do OPTIMAL INTLV
0,0>\tBoard 0 AC rev 5 RCTIME = 0 (Tras 71)
0,0> Memory Refresh Enable
0,0>Board 0 SIMMs Test
0,0> MP Memory SIMM Clear
0,0>\tMemory Size is 256Mbytes
0,0>\t CPU MID 1 clearing 00000000.00004000 to 00000000.04000000
0,0>\t CPU MID 4 clearing 00000000.04000000 to 00000000.08000000
0,0>\t CPU MID 5 clearing 00000000.08000000 to 00000000.0c000000
0,0>\t CPU MID 0 clearing 00000000.0c000000 to 00000000.10000000
0,0>\t CPU MID 0 clearing 00000000.00000000 to 00000000.00004000
0,0> Memory Walking Rows and Columns Test
0,0> MP Memory SIMM (6N RAM Patterns) Test
0,0>\tMemory Size is 256Mbytes
0,0>\t CPU MID 1 testing 00000000.00000000 to 00000000.04000000
0,0>\t CPU MID 4 testing 00000000.04000000 to 00000000.08000000
0,0>\t CPU MID 5 testing 00000000.08000000 to 00000000.0c000000
0,0>\t CPU MID 0 testing 00000000.0c000000 to 00000000.10000000
0,0> MP Memory SIMM (moving inverse) Test
0,0>\tMemory Size is 256Mbytes
0,0>\t CPU MID 1 testing 00000000.00000000 to 00000000.04000000
0,0>\t CPU MID 4 testing 00000000.04000000 to 00000000.08000000
0,0>\t CPU MID 5 testing 00000000.08000000 to 00000000.0c000000
0,0>\t CPU MID 0 testing 00000000.0c000000 to 00000000.10000000
0,0>Slave CPU Functional Tests
0,0>\t Slave CPU MID 1 started
0,1>Board 0 Functional CPU 1 Test
0,1> Dcache Init
0,1> Dcache Enable Test
0,1> Dcache Functionality Test
0,1> Ecache Stress Test
0,1> Ecache Functional Test
0,1> CPU Dispatch (Multi-Scalar) Test
0,1> SPARC Atomic Instructions Test
0,1> SPARC Prefetch Instructions Test
0,1> CPU Softint Registers and Interrupts Test
0,1> Uni-Processor Cache Coherence Test
0,1> Branch Memory Test
0,1> SDB ECC CE Test
0,1> SDB ECC Uncorrectable Test
0,1> FPU Instruction Test
0,0>\t Slave CPU MID 4 started
2,0>Board 2 Functional CPU 0 Test
2,0> Dcache Init
2,0> Dcache Enable Test
2,0> Dcache Functionality Test
2,0> Ecache Stress Test
2,0> Ecache Functional Test
2,0> CPU Dispatch (Multi-Scalar) Test
2,0> SPARC Atomic Instructions Test
2,0> SPARC Prefetch Instructions Test
2,0> CPU Softint Registers and Interrupts Test
2,0> Uni-Processor Cache Coherence Test
2,0> Branch Memory Test
2,0> SDB ECC CE Test
2,0> SDB ECC Uncorrectable Test
2,0> FPU Instruction Test
0,0>\t Slave CPU MID 5 started
2,1>Board 2 Functional CPU 1 Test
2,1> Dcache Init
2,1> Dcache Enable Test
2,1> Dcache Functionality Test
2,1> Ecache Stress Test
2,1> Ecache Functional Test
2,1> CPU Dispatch (Multi-Scalar) Test
2,1> SPARC Atomic Instructions Test
2,1> SPARC Prefetch Instructions Test
2,1> CPU Softint Registers and Interrupts Test
2,1> Uni-Processor Cache Coherence Test
2,1> Branch Memory Test
2,1> SDB ECC CE Test
2,1> SDB ECC Uncorrectable Test
2,1> FPU Instruction Test
0,0>Board 0 Functional CPU 0 Test
0,0> Dcache Init
0,0> Dcache Enable Test
0,0> Dcache Functionality Test
0,0> Ecache Stress Test
0,0> Ecache Functional Test
0,0> CPU Dispatch (Multi-Scalar) Test
0,0> SPARC Atomic Instructions Test
0,0> SPARC Prefetch Instructions Test
0,0> CPU Softint Registers and Interrupts Test
0,0> Uni-Processor Cache Coherence Test
0,0> Branch Memory Test
0,0> SDB ECC CE Test
0,0> SDB ECC Uncorrectable Test
0,0> FPU Instruction Test
0,0>SYSTEM LEVEL TESTING
0,0>Board 0 Cache Coherency Test
0,0> Multi-Processor Cache Coherence Test
0,0>\tTesting CPU MID 1
0,0>\tTesting CPU MID 4
0,0>\tTesting CPU MID 5
0,0>Probing for Disk System boards
0,0>Board 0 System Interrupts Test
0,0> System Interrupts Test
0,0>Checking Power Supply Configuration
0,0>Power is more than adequate, load 2 ps 2
0,0> Check Board Present Test
0,0> Board Present Interrupt Test
0,0>POST Failed
0,0>
0,0>\tSystem Board Status
0,0>-----------------------------------------------------------------
0,0> Slot Board Status Board Type Failures
0,0>-----------------------------------------------------------------
0,0> 0 | Normal | CPU/Memory |
0,0> 1 | Normal | Disk Board |
0,0> 2 | Online/failure | CPU/Memory | SIMM_3200
0,0> 3 | Not installed | |
0,0> 4 | Not installed | |
0,0> 5 | Not installed | |
0,0> 6 | Not installed | |
0,0> 7 | Not installed | |
0,0> 16 | Online/failure | Clock Board | TODC
0,0>-----------------------------------------------------------------
0,0>
0,0>\tCPU Module Status
0,0>-----------------------------------------------------------------
0,0> MID OK Cache Speed Version
0,0>-----------------------------------------------------------------
0,0> 0 | y | 4096 | 248 | 00170011.11000507
0,0> 1 | y | 4096 | 248 | 00170011.11000507
0,0> 4 | y | 4096 | 248 | 00170011.11000507
0,0> 5 | y | 4096 | 248 | 00170011.11000507
0,0>-----------------------------------------------------------------
0,0>System Frequency (MHz),fcpu=248, fmod=124, fsys=82, fgen=496
0,0>\tPopulated Memory Bank Status
0,0>\t\tbd #\tSize\tAddress\tWay\tStatus
0,0>\t\t0\t256\t0\t0\tNormal
0,0>\t\t2\t0\t\t\tBad SIMM
0,0>
0,0>\tDisk Board Status
0,0>-----------------------------------------------------------------
0,0>Slot\tSckt0\tSckt1
0,0>-----------------------------------------------------------------
0,0> 1\t\tDisk6\tDisk7
0,0>
0,0>
0,0>
\tPOST COMPLETE
0,0>Entering OBP

Switching to high addresses
Setting up TLBs Done
MMU ON
PC = 0000.01ff.f000.1ee8
PC = 0000.0000.0000.1f54
Decompressing in Memory Done
Size = 0000.0000.0006.d640
ttya initialized
Using POST's System Configuration
Setting up memory
Starting CPU ID 1
Starting CPU ID 4
Starting CPU ID 5
Incorrect configuration checksum;
Setting NVRAM parameters to default values.
Setting diag-switch? NVRAM parameter to true
Clock board TOD does not match TOD on any IO board.
fhc ac simm-status environment sram flashprom SUNW,UltraSPARC-II SUNW,UltraSPARC-II
fhc ac simm-status environment sram flashprom SUNW,UltraSPARC-II SUNW,UltraSPARC-II
disk-board
Can't open device
Type boot , go (continue), or login (command mode)
> bot ot
Boot device: net File and args:

Can't open boot device

Type boot , go (continue), or login (command mode)
> login
Firmware Password:
Sorry. Waiting 10 seconds.

[/q]

TODC - Time Of Day Clock ( download.oracle.com/docs/cd/E19641-01/802-6634/802-6634.pdf ). Явно, что надо делать что-то с батарейкой

на данный момент расковырял далас с clock board Ошибка про низкое напряжение ушла, но в open boot не зайти, просит пароль. Как оказалось если вытащить вообще далас то свое ok

так же если далас с батарей сунуть на плату io то опять до ок не доходим.

Пробую обмануть систему, живой далас достал с платы ультры 10 далас с новой батаейкой сунул в плату io Сервер дошел до Ok пробую провести синхронизацию даласов. Быть может поможет.

PS

Ломаем сантехнический даллас

В сервере Е4000 а также в ультре 10 используется микросхема М48Т59
Это всем известный даллас с батарейкой внутри.
Другие далласы не ковырял а вот этот пришлось, так как сервер при тесте ругался на низкое напряжение батареи
а так же не хотел заходить в Open Boot Это биос по сановски.

Так как микросхемы которую можно былобы препарировать досконально и узнать что внутри не было. Пришлось делать все на живом образце.

вот собственно этот даллас



собственно место нахождения искомой батарейки показано на этотом фото




чтоб не повредить ноги у микросхемы ее зажал в тиски. Пришлось ее ошкурить, содрав верхнюю пластиковую крышку.
Так как надфилем было стачивать пластиковую заливку муторно, решил лобзиком сделать пропилы. Пилить можно не бояться, так как сразу чувствуется что достал до железа
Выламываем получившиеся перемычки, и можем созерцать нашу батарейку подставившую свое минусное брюхо.




Дальше немного расколупал пластик вокруг батарейки ножом, и отодрал минусовой вывод. Это нужно обязательно сделать до извлечения батарейки. Так как это он сверху такой большой и толстый
Ниже он будет тончайший и его будет очень легко обломать. Что обломает вас почти испорченой микросхемой. Легко и просто достать батарейку, это стелать в ней пропил надфилем, вставить отвертку
и выдрать батарейку, но не сильно, если все сделать правильно то он отделиться на плюсовом выводе, который надо кусь кусь. Он тоже тонкий. В результате получится то что на фото.
Где плюс где минус я подписал




Дома оказалась батарейка с выводами, и я решил не заморачиваться с держаталем. А приклеить попросту батареку на микросхему. А выводы припаять проводами. Что было и сделано.
Получилась вот такая забавная вещица.




Теперь сервер не орет на дохлую батарейку в даласе. Но на этом танцы с бубном не прекратились, так как хотелось пароль .Но пароль мы больше не просим. Но думаю это мало кому интересно. Всетаки железо такое никто домой не потащит, да и оно редкое.


завтра на очереди батарейка с IO Board